`timescale 1ns/1ns module add_half( input A , input B , output wire S , output wire C ); assign S = A ^ B; assign C = A & B; endmodule /***************************************************************/ module add_full( inp...

`timescale 1ns/1ns module det_moore( input clk , input rst_n , input din , output reg Y ); parameter IDLE = 4'b0000, s0 = 4'b0001, s1 = 4'b0010, s2 = 4'b0100, ...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [2:0] data_reg; always@(posedge clk or negedge rst_n) if(!rst_n) data_reg <= 4'd0; else if(data_valid) data_reg <={data_reg[2:0],data}; else data_reg &lt...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] data; reg [3:0] bit_cnt; reg flag; always@(posedge clk or negedge rst_n) if(!rst_n) bit_cnt <= 4'd0; else if(bit_cnt== 4'd10) bit_cnt <= 4'd0; else bit_cnt <= bit_cn...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [7:0] data; reg [2:0] bit_cnt; reg flag; always@(posedge clk or negedge rst_n) if(!rst_n) bit_cnt <= 3'd0; else bit_cnt <= bit_cnt + 1'b1; always@(posedge clk or negedge rst_n)...

`timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , output ready_a , output reg valid_b , output reg [9:0] data_out ); reg [1:0] data_cnt; always@(posedge clk or negedge rst_n) if(!rs...

`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); reg [119:0] data_reg; reg [5:0] cnt; always@(posedge clk or negedge rst_n) if(!rst_n) cnt <= 6'd0; ...

`timescale 1ns/1ns module width_8to12( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [11:0] data_out ); reg [1:0] bit_cnt; reg [7:0] data_reg; always@(posedge clk or negedge rst_n...

`timescale 1ns/1ns module width_8to16 ( input clk , input rst_n , input valid_in, input [7:0] data_in , output reg valid_out, output reg [15:0] data_out ); reg bit_cnt; reg [7:0] data_reg; always@(posedge clk or negedge rst_n) if(!rst_n) bit_...

`timescale 1ns/1ns module s_to_p ( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [2:0] cnt_bit; reg [4:0] data_reg; always@(posedge clk or negedge rst_n) if(!rst_n...

`timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter s0 = 4'b0001, s1 = 4'b0010, s2 = 4'b0100, s3 = 4'b1000; reg [3:0] cur_state,nxt_state; reg data_reg; always@(posedge clk or ...

`timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter s0 = 5'b00001, s1 = 5'b00010, s2 = 5'b00100, s3 = 5'b01000, s4 = 5'b10000; reg [4:0] cur_state,nxt_state; reg data_reg; alw...

`timescale 1ns/1ns module even_div ( input wire rst , input wire clk_in, output wire clk_out2, output wire clk_out4, output wire clk_out8 ); //*************code***********// reg [3:0] bit_cnt; always@(posedge clk_in or negedge rst) if(!rst) ...

`timescale 1ns/1ns module div_M_N( input wire clk_in, input wire rst, output wire clk_out ); parameter M_N = 8'd87; parameter c89 = 8'd24; // 8/9时钟切换点 parameter div_e = 5'd8; //偶数周期 parameter div_o = 5'd9; //奇数周期 //*************code***********// reg[7:0]clk_count; reg[7:0]cnt; always @(pose...