神气的小笼包 - 个人主页动态

2023-08-02 15:12

`timescale 1ns/1ns module seller2( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire sel , output reg out1, output reg out2, output reg out3 ); //*************code***********// reg [2:0] money;//0.5Y = 001,1Y=010, always@(posedge clk or negedge rst) if(!rst)...

0 点赞评论收藏

2023-08-02 14:37

中国第一拖拖拉机集团有限公司拖拉机学院 soc前端设计

题解 | #占空比50%的奇数分频#

`timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 ); //*************code***********// reg [2:0] bit_cnt; reg out_reg,reg_out; always@(posedge clk_in or negedge rst) if(!rst) bit_cnt <= 3'd0; else ...

0 点赞评论收藏

2023-08-02 10:51

中国第一拖拖拉机集团有限公司拖拉机学院 soc前端设计

题解 | #根据状态转移写状态机-二段式#

`timescale 1ns/1ns module fsm2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter s0 = 4'b0000, s1 = 4'b0001, s2 = 4'b0010, s3 = 4'b0100, s4 = 4'b1000; reg [3:0] cur_state,nxt_state; always@(posedge clk or negedge ...

0 点赞评论收藏

2023-08-02 10:44

中国第一拖拖拉机集团有限公司拖拉机学院 soc前端设计

题解 | #根据状态转移写状态机-三段式#

`timescale 1ns/1ns module fsm1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter s0 = 2'b00, s1 = 2'b01, s2 = 2'b10, s3 = 2'b11; reg [1:0] cur_state,nxt_state; always@(posedge clk or negedge rst) if(!rst) cur_state...

0 点赞评论收藏

2023-08-02 10:24

中国第一拖拖拉机集团有限公司拖拉机学院 soc前端设计

题解 | #游戏机计费程序#

`timescale 1ns/1ns module game_count ( input rst_n, //异位复位信号，低电平有效 input clk, //时钟信号 input [9:0]money, input set, input boost, output reg[9:0]remain, output reg yellow, output reg red ); always@(posedge clk or negedge rst_n)...

0 点赞评论收藏

2023-08-01 19:59

中国第一拖拖拉机集团有限公司拖拉机学院 soc前端设计

题解 | #流水线乘法器#

`timescale 1ns/1ns module multi_pipe#( parameter size = 4 )( input clk , input rst_n , input [size-1:0] mul_a , input [size-1:0] mul_b , output reg [size*2-1:0] mul_out ); reg [size*2-1:0] temp [0:size-1]; integer i; always@(posedge clk or negedge rst_n) if(!...

0 点赞评论收藏

2023-07-28 16:50

中国第一拖拖拉机集团有限公司拖拉机学院 soc前端设计

题解 | #Johnson Counter#

`timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); always@(posedge clk or negedge rst_n) if(!rst_n) Q <= 4'd0; else Q <= {~Q[0],Q[3:1]}; endmodule

0 点赞评论收藏

2023-07-28 16:02

中国第一拖拖拉机集团有限公司拖拉机学院 soc前端设计

题解 | #单端口RAM#

`timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr, input [3:0]w_data, output wire [3:0]r_data ); reg [3:0] ram [127:0]; //write integer i; always@(posedge clk or negedge rst) if(!rst) begin for(i=0;i<128;i=i+1)...

0 点赞评论收藏

2023-07-28 15:51

中国第一拖拖拉机集团有限公司拖拉机学院 soc前端设计

题解 | #简易秒表#

`timescale 1ns/1ns module count_module( input clk, input rst_n, output reg [5:0]second, output reg [5:0]minute ); reg stop_flag; always@(posedge clk or negedge rst_n) if(!rst_n) second <= 6'd0; else if(second == 6'd60) second <= 6'd1; else if(!stop_flag) seco...

0 点赞评论收藏

2023-07-28 15:39

中国第一拖拖拉机集团有限公司拖拉机学院 soc前端设计

题解 | #可置位计数器#

`timescale 1ns/1ns module count_module( input clk, input rst_n, input set, input [3:0] set_num, output reg [3:0]number, output reg zero ); reg [3:0] number1; always@(posedge clk or negedge rst_n) if(!rst_n) number1 <= 4'd0; else if(set) number1 <= set_num; else number1 <...

0 点赞评论收藏

2023-07-28 15:29

中国第一拖拖拉机集团有限公司拖拉机学院 soc前端设计

题解 | #RAM的简单实现#

`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); reg [3:0] ram [7:0] ; integer i; //write always@(posedge clk or negedge rst_n ) if(!rst_n) begin ...

0 点赞评论收藏

2023-07-28 14:59

中国第一拖拖拉机集团有限公司拖拉机学院 soc前端设计

题解 | #状态机与时钟分频#

`timescale 1ns/1ns module huawei7( input wire clk , input wire rst , output reg clk_out ); parameter s0 = 4'b0001, s1 = 4'b0010, s2 = 4'b0100, s3 = 4'b1000; reg [3:0] cur_state; reg [3:0] nxt_state; always@(posedge clk or negedge rst) if(!rst) cur_state <= s0; else ...

0 点赞评论收藏

2023-07-28 11:06

中国第一拖拖拉机集团有限公司拖拉机学院 soc前端设计

题解 | #并串转换#

`timescale 1ns/1ns module huawei5( input wire clk , input wire rst , input wire [3:0]d , output wire valid_in , output wire dout ); //*************code***********// reg [1:0] cnt_bit; reg [3:0] data; reg valid; always@(posedge clk or negedge rst) if(!rst) begin cnt_bit <= 1'b0; ...

0 点赞评论收藏

关注他的用户也关注了：