`timescale 1ns/1ns module decoder_38( input E , input A0 , input A1 , input A2 , output reg Y0n , output reg Y1n , output reg Y2n , output reg Y3n , output reg ...

`timescale 1ns/1ns module decoder_38( input E1_n , input E2_n , input E3 , input A0 , input A1 , input A2 , output wire Y0_n , output wire Y1_n , output wire...

`timescale 1ns/1ns module data_sel( input S0 , input S1 , input D0 , input D1 , input D2 , input D3 , output wire Y ); assign Y = ~S1 & (~S0&D0 | S0&D1) |...

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg [1:0] cur_state,nxt_state; always@(posedge clk or negedge rst_n) if(!rst_n) cur_state <= 2'b00; else ...

`timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3:0] rom [0:7]; integer i; always@(posedge clk or negedge rst_n) if(!rst_n) begin for(i=0;i<8;i=i+1) rom[i] <= i << 1; end assign data = rom[addr]; endmodule

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg a_reg; always@(posedge clk or negedge rst_n) if(!rst_n) a_reg <= 1'b0; else a_reg <= a; always@(posedge clk or negedge rst_n) if(!rst_n) begin rise <= 1'b0...

/** * 代码中的类名、方法名、参数名已经指定，请勿修改，直接返回方法规定的值即可 * * * @param a int整型 牛妹的点数 * @param b int整型 牛牛的点数 * @return int整型 */ int min_number(int a, int b ) { int c ; return c = (a<=b)? a:b; }

`timescale 1ns/1ns module ali16( input clk, input rst_n, input d, output reg dout ); reg rst0,rst1; //*************code***********// always@(posedge clk or negedge rst_n) if(!rst_n) begin rst1 <= 1'b0; rst0 <= 1'b0; end else ...

`timescale 1ns/1ns module calculation( input clk, input rst_n, input [3:0] a, input [3:0] b, output [8:0] c ); wire [7:0] pro0,pro1; mult_4 u0 ( .clk (clk), .rst_n (rst_n), .data_a (4'd12), .data_b (a), .prod (pro0) ); mult_4 u1 ( .clk (clk), .rst_n (rst_n), .data_a (4'd5), .dat...

`timescale 1ns/1ns module clk_divider #(parameter dividor = 5) ( input clk_in, input rst_n, output clk_out ); reg [$clog2(dividor)-1:0] cnt; reg clk_n,clk_p; always@(posedge clk_in or negedge rst_n) if(!rst_n) cnt <= 0; else if(cnt ==dividor - 1) cnt <= 0; else cnt <= cn...

`timescale 1ns/1ns module add_4( input [3:0] A , input [3:0] B , input Ci , output wire [3:0] S , output wire Co ); wire [4:1] C; assign Co = C[4]; add_full u0 ( .A (A[0]), .B (B[0]), .Ci (Ci), .S ...

`timescale 100ps/100ps module pulse_detect( input clka , input clkb , input rst_n , input sig_a , output sig_b ); reg level,level_1,level_2,level_3 ; always@(posedge clka or negedge rst_n) if(!rst_n) level <= 1'b0; else if(sig_a) level <= ~level; else...

`timescale 1ns/1ns module data_driver( input clk_a, input rst_n, input data_ack, output reg [3:0]data, output reg data_req ); reg data_ack_1,data_ack_2; reg [2:0] cnt; always@(posedge clk_a or negedge rst_n) if(!rst_n) begin data_ack_1 <= 1'b0; dat...

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr ,input [WIDTH-1:0] wdata ,input rclk ,input renc ,input ...