`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); reg [3:0] ram[7:0]; integer i; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin for (i...

`timescale 1ns/1ns module det_moore( input clk , input rst_n , input din , output reg Y ); parameter s0=3'd0,s1=3'd1,s2=3'd2,s3=3'd3,s4=3'd4; reg [2:0] current_state,next_state; always@(*) begin case(current_state) s0: next_...

module sequence_generator( input clk, input rst_n, output reg data ); reg [2:0] cnt; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin cnt<=3'd0; end else begin cnt<= cnt== 3'd5 ? 3'd0 :cnt+3'd1; end end always @(posedge clk or negedge rst_n) begin if(!rst_n) begin data<=0; ...

`timescale 1ns/1ns module RTL( input clk, input rst_n, input data_in, output reg data_out ); reg data,temp; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin data<=1'b0; end else begin data<=data_in; end end always@(*) begin temp=data_in&~data; end always @(posedge clk or...

module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); reg [3:0] cnt; reg [127:0] data_reg; always @ ( posedge clk or negedge rst_n) begin if(!rst_n) begin cnt<=4'd0; end else if...

module width_8to12( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [11:0] data_out ); reg [1:0] cnt; reg [7:0] temp; always @ (posedge clk or negedge rst_n) begin if(!rst_n) begin cnt<=2'd0; e...

module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [15:0] data_out ); reg [1:0] cnt,temp; reg [15:0] out; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin cnt<=2'd0; te...

`timescale 1ns/1ns module count_module( input clk, input rst_n, input set, input [3:0] set_num, output reg [3:0]number, output reg zero ); reg [3:0] out; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin out<=4'd0; number<=4'd0; end else begin if(set) begin ...

module count_module( input clk, input rst_n, input mode, output reg [3:0]number, output reg zero ); reg [3:0]out; always @ (posedge clk or negedge rst_n) begin if(!rst_n) begin number<=4'd0; out<=4'd0; end else begin if(mode) begin out<= out==4'd9 ? 4'd0 : out+4'd1; end else begin o...

module count_module( input clk, input rst_n, output reg [5:0]second, output reg [5:0]minute ); always @ (posedge clk or negedge rst_n ) begin if(!rst_n) begin second<=6'd0; end else begin second<= second==6'd60 ? 6'd1: second+6'd1; end end always @ (posedge clk or negedge rst_n) ...

module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); parameter s0=3'd0,s1=3'd1,s2=3'd2,s3=3'd3,s4=3'd4; //*************code***********// reg[2:0] current_state,next_state; always @(*) begin case (current_state) s0 : next_state = data ? s1 : s0; s1 : nex...

module sequence_test1( input wire clk , input wire rst , input wire data , output reg flag ); parameter s0=3'd0,s1=3'd1,s2=3'd2,s3=3'd3,s4=3'd4,s5=3'd5; //*************code***********// reg[2:0] current_state,next_state; always @(*) begin case (current_state) s0 : next_state = data ? s1 : s0; ...

`timescale 1ns/1ns module div_M_N( input wire clk_in, input wire rst, output wire clk_out ); parameter M_N = 8'd87; parameter c89 = 8'd24; // 8/9时钟切换点 parameter div_e = 5'd8; //偶数周期 parameter div_o = 5'd9; //奇数周期 //*************code***********// reg [7:0] cnt; reg [3:0] cnt_e,cnt_o; reg out; ...

`timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 ); //*************code***********// reg [2:0] cnt; reg out; always @(clk_in or negedge rst) begin if(!rst) begin cnt<=3'd1; end else begin cnt<= (cnt== 3'd7) ? 3'd1...