`timescale 1ns/1ns /***************************************RAM*****************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ...

module clk_divider #(parameter dividor = 5) ( input clk_in, input rst_n, output clk_out ); parameter change_pt=(dividor-1)/2; parameter width=$clog2(dividor); reg [width:0] upcnt,downcnt; reg upclk,downclk; always @(posedge clk_in or negedge rst_n) begin if(!rst_n) begin upcnt<=0; e...

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ,input rcl...

`timescale 1ns/1ns module huawei8//四位超前进位加法器 ( input wire [3:0]A, input wire [3:0]B, output wire [4:0]OUT ); //*************code***********// wire [3:0] G,P,F; wire [4:1] Ci; Add1 u0(A[0],B[0],1'b0,F[0],G[0],P[0]); Add1 u1(A[1],B[1],Ci[1],F[1],G[1],P[1]); Add1 u2(A[2],B[2],Ci[2],F[2],G[2],P[2])...

module huawei7( input wire clk , input wire rst , output reg clk_out ); //*************code***********// parameter s0=0,s1=1,s2=2,s3=3; reg [2:0] state ; always @ (posedge clk or negedge rst) begin if(!rst) begin state <=s3; end else begin case (state) s0 : state<=s1; s1 : state<=s2;...

module data_driver( input clk_a, input rst_n, input data_ack, output reg [3:0]data, output reg data_req ); reg [3:0] counter; reg ack0,ack1; always @(posedge clk_a or negedge rst_n) begin if(!rst_n) begin ack0<=0; ack1<=0; end else begin ack0<=data_ack; ack1<=ack0; end end always@...

module calculation( input clk, input rst_n, input [3:0] a, input [3:0] b, output [8:0] c ); wire [7:0]temp_out0,temp_out1; mul_4 u0(clk,rst_n,a,4'd12,temp_out0); mul_4 u1(clk,rst_n,b,4'd5,temp_out1); assign c=temp_out0+temp_out1; endmodule module mul_4( input clk ,rst_n, input [3:0] a,b, ou...

`timescale 1ns/1ns module huawei5( input wire clk , input wire rst , input wire [3:0]d , output wire valid_in , output wire dout ); reg [3:0] temp; reg [2:0] count; reg out; always @(posedge clk or negedge rst) begin if(!rst) begin count<=0; end else begin count<= count==3'd4 ? 3'd1 :...

module sale( input clk , input rst_n , input sel ,//sel=0,5$dranks,sel=1,10&=$drinks input [1:0] din ,//din=1,input 5$,din=2,input 10$ output reg [1:0] drinks_out,//drinks_out=1,output 5$ drinks,drinks_out=2,output 10$ d...

无法通过牛客网的测试，代码和仿真波形如下： module triffic_light ( input rst_n, //异位复位信号，低电平有效 input clk, //时钟信号 input pass_request, output wire[7:0]clock, output reg red, output reg yellow, output reg green ); reg [7:0] count,out,new; reg [1:0] state; reg temp_g,temp_r,temp_y,tem...

`timescale 1ns/1ns module multi_pipe#( parameter size = 4 )( input clk , input rst_n , input [size-1:0] mul_a , input [size-1:0] mul_b , output reg [size*2-1:0] mul_out ); wire [2*size-1 : 0] a,b; reg [2*size-1 : 0]temp0,temp1,temp2,temp3; assign a=mul_a; assign ...

`timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); always @(posedge clk or negedge rst_n) begin if(!rst_n) begin Q<=0; end else begin Q<={~Q[0],Q[3:1]}; end end endmodule

module seller2( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire sel , output reg out1, output reg out2, output reg out3 ); //*************code***********// reg [2:0] count; always @(posedge clk or negedge rst) begin if(!rst) begin count<=0; end else begin...

module gray_counter( input clk, input rst_n, output reg [3:0] gray_out ); reg[3:0] count; reg clk_2; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin clk_2=1'b0; end else begin clk_2<=~clk_2; end end always @(posedge clk_2 or negedge rst_n) begin if(!rst_n) begin count&...