在SystemVerilog建模时经常会遇到一些定义在类中的部分属性在实例化后被有意或者无意的修改，从而导致一些不期望的行为发生，为此，在SystemVerilog中引入了面向对象语言中经常用到的const限定符，使用这个限定符可以把一个属性转换成为常量属性，即可以保证该属性不能被轻易修改。 const在具体的使用过程中，常以两种形式出现：全局性常量（global constants）和实例化常量（instance constants）。其中全局性常量一般在属性初始化声明时指定，指定后的全局常量不能通过任何途径进行修改。实例化常量是在构造函数（new）中对已经指定const限...

数组(Array)是将相同数据类型的数据集合在一起形成的一种新的数据类型,其结构类似于C语言等高级语言中的数组.在VHDL中多于一维的数组结构是不可综合的,但是多维数组在构建仿真模型或者仿真平台时经常会遇到或者需要处理,因此需要对于多维数组的构建和使用需要有一些必要的了解.本文将以简单示例对VHDL中的多维数组进行说明. 在VHDL中,如果要在VHDL中使用多维数组结构,那么必须使用type命令将多维数组定义为一种新的"数据类型",再按照常规信号定义的方式对于新定义的"数据类型"进行使用.这里需要注意的是如果对数组进行初始化,那么初始化列表的元素与...

在构建仿真测试平台时,我们经常会用$stop和$finish作为当前激励发送结束，并且这两个系统任何标识符后都会有一对小括号，往往其中没有任何参数，那么这对小括号到底有什么作用呢？本文将通过具体示例展示这对小括号和其中参数的使用方法。 1 $finish $finish主要用于仿真结束时退出仿真器，并且将控制权返回给操作系统，也就是该任务执行后常常仿真器会自行弹出是否退出的提示信息。其后是可以有参数也可以没有参数，具体使用如下表所示： 参数值 对应返回信息 ...

在进行Verilog设计时经常会遇到多位数常量的使用，常用的描述方式如下： <size>'<base><value> '<base><value> 其中size指定了数据的位宽，base指定了数值采用的进制，value是对应进制的具体数值。 为了减小设计人员的负担，常常允许设计人员在描述常量时可以省略数值（<base>）描述符前的具***宽数值（<size>），但是当使用不同仿真工具时可能出现与期望不一致的结果，那么具体情况到底是什么呢，请看下文。 【示例】 使用仿真...

在计算机系统设计的过程中,经常会遇到数据存放的大小端(Endian)问题,也即数据在存储器中的存放顺序问题.如果没有对数据在存储器中存放的大小端没有正确的理解,那么极有可能导致想要的结果与期望不一样.为了加深对于大小端的理解,我们可以通过一个小故事来了解大小端的来历. “endian”一词来源于十八世纪爱尔兰作家乔纳森·斯威夫特（Jonathan Swift）的小说《格列佛游记》（Gulliver's Travels）。小说中，小人国为水煮蛋该从大的一端（Big-End）剥开还是小的一端（Little-End）剥开而争论，区别在于一派要求从鸡蛋的大头把鸡蛋打破，另一派要求从鸡蛋的小头把鸡蛋打破...

动态数组作为一种常用的数据结构,在数字电路设计中也经常使用,其主要特点是动态数组的大小是在仿真运行时动态指定的,因此,其所占用的空间也是在仿真运行时才确定的.那么如果未对其分配大小,那么该数组大小为0.动态数组的声明定义格式如下: 动态数组在声明时使用空的中括号[],其数组大小是在程序运行时通过new[]来分配空间的,中括号中间指定数组的深度,即该数组有多少个元素,当然,也可以不适用new[]来分配空间大小,可通过将已经分配空间大小的数组复制给未指定空间大小的数组,从而间接的实现并指定空间大小数组的构造,但是无论哪种方式,动态数组的大小都是在运行过程中动态指定的.这里需...

在进行行为模型建模设计时,经常要在各种语句的估值过程中增加各种延迟用以模拟特定的时序行为,如果在赋值过程中延迟设置不合理,可能会得不到期望的结果.为此,本文从大家经常使用的三种赋值方式(连续赋值语句、过程语句中的阻塞赋值和非阻塞赋值)触发,针对具体的应用,以示例说明不同延迟在其中的应用. 0 概念 惯性延迟（Inertial Delay）：考虑了电路中存在大量的分布电容，信号在电路中传输存在对电容充放电效应，当输入较小宽度的脉冲将会被滤除，即不允许所有宽度小于指定延迟的脉冲通过电路单元，那么能够让对应输出有变化的最小脉冲宽度即为惯性延迟，是所有的电子器件均存在的一种延迟特...

Verilog提供了大量的内置基本门，例如：and/or等，但是我们在具体的仿真验证过程中经常会遇到大量ASIC Foundry提供的各种库单元，其中使用了大量自定义的原语单元，在仿真过程中有时需要对这些原语单元实现的功能有所了解，本文将以具体示例讲述原语的特点和使用方法，以期在仿真过程中不为此困扰。 在使用Verilog构建模型时除了可以使用Verilog提供的大量内置基本门之外，用户还可以使用大量的自定义有用户特点的原语，即自定义原语（UDP：User Defined Primitive）这些原语的结构和使用方法与基本门类似。在构建原语时需要注意，UDP只能有一个输出端口，...

在进行软件设计时，经常会使用integer声明的变量作为循环变量时用，而在Verilog中经常使用的变量类型有wire和reg等，很少使用integer，但是使用wire或者reg类型变量作为循环变量时如果没有设置合理的取值范围往往会使循环进入死循环状态。为此，本文以具体示例进行说明。 1 integer与reg渊源 在Verilog中integer为32位有符号数（PLI_INT32），可作为32位有符号reg类型变量，因此，其中可包括的数值有“0，1，x，z”，但是这并不等于说在其具体使用时两者可以完全互换。 2 具体使用示例 【示例一】 使用reg声...

Verilog中的real类型变量为双精度浮点数,且符合IEEE Std754-1985对双精度浮点数的规定,即双精度浮点数为64位,其中1位符号位,11位指数位,53位尾数(其中包含1位隐含位).在IEEE Std 754-1985中一般用{S、E、M}对双精度浮点数进行描述,一个64位双精度浮点数的表示格式如下： 其中S为符号位占1位,E为指数位占11位,M为尾数位占52位,这里需要注意的是尾数位还有一个隐含位（具体取值可参考IEEE Std 754-1985）.在具体仿真过程中观测到的数据需要通过相应的运算转换后可以得到对应IEEE Std 754-1985标准中指定的数据...

在使用Verilog进行设计时，经常会遇到这样的问题：在敏感信号列表中的信号之间可以在敏感信号列表中进行计算吗？答案是肯定的，但是这样做有可能会带来许多潜在的仿真错误。本文将以具体示例进行分析。 1.敏感信号列表前的@ 该符号的作用是等待其后敏感信号列表中的信号发生变化，从而进行后续代码的执行。如果敏感信号列表中的信号没有发生变化，将一直挂起在@处。 2.敏感信号列表中的“or” “or”并非运算符，仅是作为敏感信号列表中信号之间的分隔符，可用“,”代替。当敏感信号列表中得任意信号发生变化都会触发后续事件的执行。 3.敏感信号列表中的...

引言 `include编译器指令用于在代码行中包含任何其他文件的内容，被包含的文件即可以使用相对路径定义，也可以使用绝对路径定义。 本文将对`include使用过程中遇到的问题进行总结归纳。 1.使用方法 `include类似于C语言中的#include结构，该指令通常用于将内含全局或公用定义的头文件包含在设计文件中。例如： `include "../../primitive.v" // 注意：这里的要包含文件需要用双引号括起来 // 编译时，上面这一行将会被"../../pr...

1.连续赋值语句（Continuous Assignments）        连续赋值语句是Verilog数据流建模的基本语句，用于对线网进行赋值，等价于门级描述，是从更高的抽象角度来对电路进行描述。连续赋值语句必须以关键词assign开始。 连续赋值的主要特点是： ·        连续赋值语句的左值可以是一下类型之一：     ①标量线网     ②向量线网     ③矩阵中的一个元素（该矩阵可以是标量线网类型的，也可以是向量线网类型的）     ④向量线网的某一位     ⑤向量线网的部分位     以及上述各种类型的拼接体 ...

组合逻辑回路（combinational loop）经常是由于组合逻辑输出经过一定的组合逻辑电路后再次回到原组合逻辑输入端的情况，在整个回路中没有任何时序逻辑。 在具体的电路设计中应该尽量避免组合逻辑回路的出现，如果电路中出现组合逻辑回路可能会导致以下情况出现： 电路可能陷入死锁状态，并且会以很高的频率形成振荡电路，并且其时序和功能行为依赖于逻辑门和线延迟，不同的库实现将会导致不同的结果，影响设计功能的正确性； 组合逻辑回路会降低ATPG（Automatic Test Pattern Generation）能达到的故障覆盖率，增加了...