【说在前面的话】ended特性已经在IEEE 1800-2009中被删除，并用triggered取代。 ended用于sequence，当在特定的采样事件处sequence的结束点到达，那么ended返回布尔值真。如果只对序列的结尾比较关注，而不是很关心序列的起始点，那么ended将非常适用。ended的使用方法主要是通过给序列名字后追加关键字“ended”来实现。 【示例】 `timescale 1 ns / 1 ps module top_tb; logic clk; logic sig1,sig2,sig3,sig4; initial begin     clk =...

1 局部变量 局部变量是动态存在于属性或者序列中的，对其他属性或者序列不可见，即不能在其他属性或者序列中引用，当其所在的属性或者序列执行完毕其生命周期也就宣告结束了。局部变量的使用方法是将局部变量接着子序列放置，两者用逗号隔开，并且置于同一个小括号中，如果自序列匹配，那么变量赋值语句即被执行，每次序列检查匹配结束时，会重新产生变量的一个备份。 【示例】 `timescale 1 ns / 1 ps module top_tb; logic clk; logic sig0,sig1,sig2,sig3; logic [3:0] num_src,num_de...

在SVA中除了可以按照时序特点编写特定的序列和属性外，还可以使用SystemVerilog中一些特定的语法结构实现功能更加复杂的时序，例如条件选择运算符等，本文将以具体的条件选择运算符示例进行说明。 1 条件运算符 SVA中可以在序列和属性的描述中使用条件运算符，从而可以根据不同信号的逻辑选择不同的表达式子进行检查。但是需要注意基于采样事件具有时序控制的表达式不能作为条件运算符的操作数（例如：##n expr），但SVA内建的一些函数可以在条件运算符的表达式中使用。条件运算符在SVA中使用的格式如下： sequence/property s/p;    clocking_eve...

在并行断言中，因为所有的行为都是基于采样事件而进行的，为了更好的描述时序关系，SVA中增加了基于采样事件的延迟，其格式有如下两种方式： ##m; ##[m:n]; 其中m和n都是非负数，m可以为0，n可以为$，n必须大于m，当n为$时，比较耗费仿真资源，一般不建议使用。 【示例】 `timescale 1 ns / 1 ps module top_tb; logic clk; logic sig0,sig1,sig2; initial begin     clk = 1'b0;     forever #1 clk...

面对复杂的时序关系，往往一个sequence已经不能完全实现一个复杂功能的检查。为此，在SVA中引入了逻辑操作的概念，与其他语句结构的逻辑操作符不同的是，断言中进行逻辑操作的是序列而不是表达式。在SVA中常用的逻辑操作有三种：and，or，not等。 1 and “and”可以按照逻辑与的方式组合两个序列，当两个序列都匹配时，整个属性成功。使用方式如下： property p;     sequence_1 and sequence_2; endproperty //p 但是在具体使用时需要注意，sequence_1和sequence_2的检查起始点必须一样，但...

在一些设计中有时信号需要使用相似的属性结构，仅仅只是采样时钟不同而已，如果针对每个时钟将属性重复编写，代码将会冗繁，为此SVA中可以在属性中增加形参，从而可以讲不通的参数传入属性中实现基于不同频率的属性结构。其实在形参中，不止可以将时钟作为参数传入属性中，属性结构中基本所有的相关变量都可以通过形参传入，例如各种时序延迟信息等，这种特性也使得属性的构建更加灵活、更加具有普适性。 【示例】 `timescale 1 ns / 1 ps module top_tb; logic clk0,clk1; logic sig0,sig1,sig2,sig3; initi...

一般在定义好断言之后，都会将其与特定的待检查设计绑定，那么具体应该如何将assertion与对应的设计进行绑定呢？常用的方法一般有两种：一种是将assertion直接内建在设计内部，这种方法简单易行也是最常用的方式。另一种是将assertion和设计分离，使用bind与特定的设计进行绑定连接。但是不管使用哪种方式，绑定的基本流程是一样的。 【示例】 `timescale 1 ns /1 ps module test(clk,rst,sig0,sig1); input sig0; input clk,rst; output sig1; bit    sig1; always @(...

在集成电路的整个研制流程中，测试是其中一个重要的环节，而对于芯片的可测试性设计也是当前集成电路研制环节中的一个重要环节，而这个可测试性也是一个经常被理解错误的词。测试所要检查的不是设计的功能错误，其检查的是芯片在生产过程中引入的电路结构上的制造缺陷（physical defects），而可测性是能够测试检验出存在于设计产品中的各种制造缺陷的程度。针对可测性的设计称之为“可测性设计（DFT，Design For Test）”，其主要是为了达到故障检测的目的对设计电路增加一些额外的逻辑，用以增强设计的可测性，这种设计主要为基于故障模型的设计结构测试服务，用来检测芯片在生产过程中的故障。 ...

在进行数据传输时经常会需要对数据进行拼位操作以对数据格式进行期望的改变.但是往往因为使用不当,导致得到的数据与期望的不一致.本文将示例拼位操作的用法和注意事项. 1 格式 {expr1,expr2,expr3,…exprN}; 【示例】 …… logic [7:0] Dbus; initial begin     Dbus    = 8‘b0001_0010; Dbus[7:4] = {Dbus[0],Dbus[1],Dbus[2],Dbus[3]};  // reverse Dbus[3:0]                                           //...

1985年欧洲的制造机构为了对集成电路的测试进行研究,成立了欧洲联合测试行动组织(JETAG:Joint European Test Action Group),后来与北美公司合作在1986年该组织更名为了JTAG(Joint Test Action Group),并且指定那个了相应的测试标准.该标准于1990 年被IEEE 批准为一种国际标准测试协议IEEE1149.1-1990,即测试访问端口和边界扫描结构标准.该标准规定了进行边界扫描所需要的硬件和软件.自从1990 年批准后,IEEE 分别于1993 年和1995 年对该标准作了补充,形成了现在使用的IEEE1149.1a-1993 和...

前面曾写过《Verilog系列：timescale去哪儿了》,其中讲述了timescale的用法,在使用时如果timescale顺序设置不合适,往往导致指定的延迟与期望不一致.随着搭建平台时对于验证平台要求的提高,有时需要使模块、接口或程序块与时间单位和精度信息直接绑定,有时需要指定class中的时间单位等,面对这样的问题,SystemVerilog中增加了两个新的特性: timeunit和timeprecision,本文将示例两者的用法和注意事项. timeunit和timeprecision可以使用在module、program、package、interface等结构中，但是不能使用在c...

本文总结了一些在网上看到了解到的一些问题和技巧，汇总了下分享给大家，希望对有需要的人有用。 1 如果要实现参数化且有具体单位的延时，可使用如下办法： 其中Time unit可以根据具体需要指定为期望的单位（fs、ns、us、ms、s）等，Delay number指定具体需要延迟的时间数字。 2 使用assign传输信号，同时指定了惯性延迟，但是延迟时间大于信号变化的速度，那么如果直接赋值，将会导致输入信号不能传输到输出端，即被过滤掉。那么可以如何实现信号的传递呢？ A DIY一个buf，在其中指定延迟后，仿真指定输入通过的滤除百分比，从而使输...

为了适应验证设计技术的发展,原有的设计验证语言也增加了一些新的特性,其中always家族就增加了三个新的成员(always_comb、always_latch、always_ff)用以更加明确、更加准确的表示设计结构,这三个成员与原有的语法结构并不相互冲突,各有所长.本文将示例这三个新成员带来的一些便捷. 1 always_comb always_comb相较原有的"always @(sig_lsit)"和"always@*"有以下几点不同： always_comb不用写敏感信号列表,不用担心其中存在函数调用时漏缺...

在Verilog中提供了一种较为简单易用的随机函数$random(seed)，其主要功能是根据指定的种子（当然也可以不指定）产生一个有符号的32位整型伪随机数，产生的随机数可以用于一些需要随机化数的场景中。本文将以示例展示$random的一些用法和使用过程中遇到的一些问题及注意事项。 $random(seed)中的参数seed是可选择的，即可以指定也可以不指定，$random(seed)一般会根据seed的值生成随机数（这里的seed只是一个标识符，也可以指定其他字符组成的合法标识符，不一定非要用seed这个名称，本文为了表示方便使用seed表示），seed在每次$random(seed...