SVA中内嵌了边沿检测的函数，用户可以通过这些函数检查信号在采样时钟的前后的高低变化情况。常用的边沿检测函数有$rose和$fell。 1 $rose 在仿真中$rose并不是单纯的判断信号的跳边沿，而是判断时钟采样信号前后是否存在0->1/x->1/z->1的变化。其格式如下： $rose(expression); 需要注意这里的$rose不是上升沿！ 【示例】 `timescale 1 ns / 1 ps module top_tb; logic       clk; logic [2:0] sig0; logic    ...

在SystemVerilog构建测试平台时，经常会用到event来实现多个进程之间的同步处理，例如一个进程处于等待某事件发生，当该事件发生了那么对应的进程将会被执行。但是有时候我们会遇到明明已经触发了事件，为什么对应的进程还处于挂起等待状态呢？本文将示例说明其中原因。 event实际上是一个静态对象句柄指向一个同步的对象，当有进程等待一个某个事件时，这个进程就会被放入这个同步对象中的一个队列中，对于一个事件实际上是可以有多个进程对于这个事件处于一种等待的状态。那么如何让一个进程对于一个事件处于挂起等待状态呢?在SystemVerilog中可以通过@和wait来实现对于事件的等待。 ...

在SystemVerilog构建测试平台时，经常会用到task或者function（这里我们统称为方法），在这些方法中可以像module一样使用input、output、inout和ref声明变量传递的方向，这其中的ref与其他三种类型不同，其他三种均属于值传递，效率相对ref比较低，所有的数据需要在每次方法调用的时候被复制。ref传递参数时，不会将参数复制给方法，而是将对参数的引用传递给方法，这样方法对引用的修改就会同时反应在方法体外。本文将示例ref的几种常用用法和注意事项。 1 ref 【示例】  【仿真结果】 编译不通过！这...

“randomize()”是systemverilog中的一个带有callback的内建方法。randomize方法通过在randomize()前后分别调用pre_randomize()和post_randomize()去实现callback。而验证人员往往为了最大可能性的提高验证平台的可重用性，会在验证环境中增加callback机制，从而为验证环境的使用人员提供了一个接口，可以实现对于传输的激励进行一些修改而不对原验证环境产生任何影响。本文将通过示例与大家一起探讨SystemVerilog回调机制的原理。 Callback机制是SystemVerilog面向对象特性实现的一种由程序开发者预...

多态（polymorphism）是面向对象编程的核心思想之一，指同一个行为具有多个不同表现形式或形态的能力，同一消息可以根据发送对象的不同而采用多种不同的行为方式，在SystemVerilog中指不同的子类在继承父类后分别都重写覆盖了父类的方法，即父类同一个方法，在继承的子类中表现出不同的形式，所以多态和继承是密不可分的，（关于多态可以参考《【107】多态和虚方法》）。 因为SystemVerilog中继承和多态特性的存在，父类中的变量和方法（未声明为local和protect时）对于子类是可见的，所以可以将子类句柄复制给父类句柄实现通过父类句柄访问子类对象，如下例所示。 【示例】...

0 状态机概述 状态机由状态寄存器和组合逻辑电路构成，能够根据控制信号按照预先设定的状态进行状态转移，是协调相关信号动作、完成特定操作的控制中心。根据状态机的状态是否收敛又可将状态机划分为：有限状态机（FSM：Finite State Machine）和无限状态机（ISM：Infinite State Machine），一般数字电路设计中提及的状态机一般均指FSM，其基本要素包括:状态、输入和输出。其中各要素的含义如下： 状态（状态变量）：在逻辑设计中，使用状态来表示电路的各种工作状态和顺序； 输入：状态机进入每个状态的相关条件； 输出：在特定状态下发生的对应事件； ...

在使用Verilog和SystemVerilog进行编程时，经常需要过程语句中临时使用一些变量，但往往按照声明后使用的方式进行仿真的时候仿真器会报错，那这是为什么呢？本文将示例说明过程性语句中的变量应该进行声明。 【示例】  【仿真结果】  示例中，pkt和spkt的声明并没有处于begin...end块的最开始位置，而是出现在了$display之间，即执行了一些代码之后才对pkt和spkt进行声明。在Verilog和SystemVerilog中对过程块中对变量进行声明，声明操作必须位于过程块的最开始位置，如下例： ...

在进行Verilog进行编码的时候经常要用到三目的条件运算符，但是经常会有初学者，甚至一些经验丰富的工程师在对条件运算符中的条件表达式进行编写时采用了标识符本身作为判断，导致输出结果与期望不一致。本文将通过示例一种典型的条件运算符使用错误的问题。 【问题要求】 当信号enable为0时，条件为真，将信号sig1输出； 当信号enable为1时，条件为假，将信号sig2输出； 【示例代码】 【仿真结果】  可能有些人满脑子的“纳尼”，怎么跟期望的结果不一致呢？为什么enable为0时输出的不是sig1...

在Verilog中case语句经常用于多分支表决的结构,case后的表达式会与各分支表达式“全等”那么对应的分支会被执行.其基本结构如下： case(expression) expr1 : statement_or_null; … exprn : statement_or_null; default : statement_or_null; endcase 虽然一般case经常被使用,但是在构建仿真验证平台时,经常会遇到case后的敏感表达式出现高阻态z和不定态x的情况,而对于部分位出现高阻态z和不定态x的情况有时需要忽略掉,如下例. 【示例】 `timesca...

在进行仿真时，经常遇到设计代码中需要调用一些标准的库文件，但是在设计的编译列表filelist中却没有相应的库文件，这时为了完成仿真，需要设计人员提供对应的库文件或者库文件所在的路径，然后仿真时将这些库文件或者路径添加到编译命令中，以实现仿真编译的正常进行。这个过程在实际中是通过”-y”和”-v”将对应的这些库文件或者库路径告诉仿真器，这样在编译时仿真器就会在对应的库文件或者库路径下寻找对应的module代码。本文将示例”-y”和”-v”具体如何使用。 1 使用库文件 如果模块中存在对于某个库文件中的某个module的实例化，那么可以通过在编译命令中使用”-v”的方式指定...

在搭建仿真测试环境时，经常用$display显示一些信息用于辅助定位问题和调试，但是在具体是用$display时，经常会因为设置不当或者格式说明符使用不对，导致显示输出结果与期望不一致。为此，下面将示例说明$display的一些使用方法。 首先，$display的使用格式如下： $display(p1,p2,...,pn); 一般情况下，将p2到pn按照p1指定的格式输出，p1一般用于描述输出格式，但是$display实际上在使用时也可以不指定格式输出。 1 $display自动换行 在SystemVerilog与Verilog中，$displa...

封装可以隐藏实现细节，使代码模块化，继承可以扩展已经存在的代码模块，目的都是为了代码重用。多态是为了实现接口的重用。在SystemVerilog中，子类和父类之间多个子程序使用同一个名字的现象称为SystemVerilog的“多态（polymorphism）”特征。子类从父类扩展创建之后，子类就继承了父类的属性和方法，这是SystemVerilog的继承特征，但是这个继承特征需要遵循一定的规则： v 子类继承父类的所有属性（local除外）和方法; v 子类可以添加新的属性和方法； v 子类可以重写父类中的属性和方法； v 如果父类的一个方法被重写，子类必须保持和父类的...

使用SystemVerilog搭建环境的时候，经常会遇到需要对一个对象进行复制，以防止对象的方法修改原始对象的值。对于初学者经常会使用new函数来实现class的内建的复制功能，但是，当要复制的对象中含有其他对象（object）时，使用内建的复制功能将会得到不期望的结果。本文将示例说明shallow copy和deep copy的区别。 1 浅复制（shallow copy） 在SystemVerilog中，当一个class声明时会指定一个句柄handle（可以理解为其他语言中的指针），该句柄handle指向一块存储空间，该存储空间后续只能存放该class数据类...

在进行后仿真的时候，我们经常会发现有人在仿真命令中增加了“+no_notifier”，从而使输出不定态导致的功能异常出现的情况神奇的消失了。那么，到底是为什么会出现这种情况呢？本文将以示例说明notifier到底是干啥滴！ Notifier在英文中的意思是通知人、通告人，在后仿真过程中他的作用就跟他的英文意思一样。在代码中，notifier是一个reg类型，常作为SystemTimingCheckTask（常用的task如下表所示）的一个参数。 时序检查系统任务 说明 ...