前面已经了解了package是如何导入到其他结构(module\interface\program等)中("Verilog系列：package封装成员"),除此之外,package也可以导入到其他的package中,然后再通过其他的package导入到其他的结构中.可能会有人文为什么要这样做?对于一个巨大的项目,很有可能出现不同的设计人员,他们使用各自定义的package,当最后要将整个设计进行整合时就需要整合这些package,为此,SystemVerilog提供了package之间相互导入的功能,本文将以示例说明. 【示例】将一个package导入到另一...

在module、interface、program等结构中可以对类、变量、线网、任务、函数等多种成员进行声明,并且这些成员很多具有相同的声明定义形式,那么有没有一种方法将这些“同名同姓”的成员放在一个共享的地方呢？SystemVerilog借鉴了VHDL中的package结构,通过将共享的内容添加到package结构中实现了这些成员的共享,实现了代码的分割、共享和重用. package跟module、program、interface等类似需要进行独立的声明,即package中不能再定义其他的package,当然这几种结构彼此也不能在对方的定义中进行嵌套定义.但是package可以将其中...

宏除了可以进行简单的文本替换,还可以像函数和任务一样传递指定多个参数分别对文本进行对应的替换. 【示例】 `timescale 1 ns / 1 ps `define DISP(d1,d2,d3) \         initial begin \             $display(`"data_``d1 + data_``d2 + data_``d3= %h`",(d1 + d2 + d3)); \         end module top_tb; `DISP(1,2,3) endmodule 【仿真结果】 # data_1 + data_...

前方曾经提高过预处理命令`define（Verilog系列：define和typedef）的基本用法,通过该命令可以对代码中使用该宏的地方进行文本替换,但是实际工作中经常会遇到一些特殊的情况,如果按照原来的方法已经不能处理了,例如对于一对双引号内的文本进行替换等,如下例. 【示例】期望将系统任务中双引号中的内容“v”也可以被替换 `timescale 1 ns / 1 ps `define DISP(v) $display("The variable v = %h",v); module top_tb; int data; initial begin     dat...

【题外话】近几年我们国家各行各业都有了迅猛的发展，也取得非常骄傲的成绩，但是面对在一些科技的命脉上，我们还需要冷静的面对和思考，保持谦虚学习谨慎的态度。比如一部手机，我们可以说这部手机是我们造出来的，但是其中的芯片虽然有些我们可以用别人发明的语言进行设计，但是其中的IP、制作芯片的设备、辅助设计的EDA工作、layout的工具、各种各样的simulator等等，很多命脉的技术我们并没有掌握，还有很长的路要走，还有很多东西需要学习积累。路漫漫其修远兮，吾将上下而求索！ 集成电路（integrated circuit）是一种微型电子器件或部件。采用一定的工艺，把一个电路中所需的晶体...

在做Xilinx FPGA仿真的过程中,经常会遇到找不到glbl.v文件的情况,本文整理一些资料对glbl.v如何仿真简要介绍. 1.关于glbl.v Xilinx FPGA片内资源上都有用于寄存器的置位和复位的专用电路单元,这个电路单元会在电路配置完毕后产生一个脉冲(自动产生的,且无需编写代码指定,这点与SoC设计时需要指定复位置位不同),所有的片上的寄存器和latch都会通过全局GSR(Global Set-Reset)线网收到这个脉冲从而使寄存器和latch置位或者复位,从而处于一个稳定的状态.如果在前仿真的时候没有指定GSR,那么前仿真的结果可能与后仿真的结果不一...

”,同样类作为一种特殊的类型也存在着类似的问题.面对复杂的设计功能,验证平台的构建也越来越复杂,经常会遇到各种问题,其中经常遇到的一个典型问题就是构建测试平台时,部分类中在创建后其成员的数值与期望不符,但是检查语法结构都是正确的.本文将基于这个问题进行示例说明并给出一些建议. 【示例】 `timescale 1 ns / 1 ps class cobj; int data; function new(int data);     this.data = data; endfunction task void disp();     $display(“The cobj data is ...

不论是在进行设计还是构造验证环境,经常都需要对一些变量或者属性进行赋值操作,我们知道在过程性语句中可以对变量进行赋值操作,那么在类中是不是也可以直接对类的属性进行赋值操作呢?本文将以具体示例展示如何对类的属性成员进行赋值操作,以及一些常见的错误行为. 在module中经常会在过程性语句或者连续赋值语句中对变量或者线网进行赋值,那么在类中是不是也可以直接对属性成员进行初始化呢?针对类中属性成员的初始化我们先看如下示例. 【示例】 【仿真结果】 编译报错！ 示例中第9行在属性成员定义时可以对其进行初始化,虽然第10行实例化了pt,但是11行对pt的成员进行赋...

本文主要提供一些快速编写testbench的方法,希望对有需要的朋友能够有所帮助,其中的主要内容涵盖了testbench的几大重要组成部分,主要包括时钟、复位、信号连接和系统函数的使用方法. 1.基本的Testbench结构 1）常用的编码结构 2）常用结构图示 下节针对Testbench的基本结构的细节进行解析说明. 2.DUT输入输出端口 1）输入端口 DUT的输入端口（input）一般定义为reg类型. 2）输出端口 DUT的输出端口（output）一般定义...

在SystemVerilog的具体应用中,经常会遇到派生类和基类之间相互指向异常导致编译出现问题.一般情况下,赋值符号左右两侧的表达式都源自同一个类型,虽然派生类源自基类,有些朋友可能认为两者应该属于同一类型,可以相互赋值,然而实际应用中的情况与我们想象的并不一样.下面我们将通过具体示例对基类和派生类之间相互赋值具体问题进行说明. SystemVerilog中派生类(derived class)继承于基类(baseclass),基类的成员也是派生类的成员,派生类可以重定义其基类的成员还可以定义新成员(这就像基类为父亲,派生类为子女,子女一般都具有父亲的特征,当然子女也可以具有父亲没有的特...

一个设计规模巨大的集成电路,功能往往是非常复杂的,实现其的RTL代码量也是非常巨大的,为了验证这些众多和复杂的功能模块,往往也需要构建相对非常复杂的验证环境,因此,组成验证环境的代码也是巨大的,在具体管理这些代码的时候经常对代码进行划分“分而治之”,其中最常见的一种策略就是将具体环境的各个组件的声明与具体实现分开,分别存放管理.为此,在构建基于SystemVerilog的验证环境时引入了面向对象程序设计中经常用到的extern关键词,用extern标识方法后,可将方法的声明和本身实现存放在设计代码的不同地方,这样做有以下几方面优点： 类本身篇幅缩短,可以提高程序的可阅读理解...

在SystemVerilog中,类可以认为是一种特殊且具有复杂数据结构的一种类型,其中包含数据成员和一些子程序成员(任务或者函数),数据成员主要用于存储与该类相关的状态信息,子程序一般负责执行赋予数据某些特定意义的操作.在类中,一般将这些数据成员称为类的属性,子程序称为类的方法,两者都是类成员. 类只有经过new()函数构造之后才能真正开辟对应的内存空间,创建对应的实例,才具有具体的意义.否则声明为该类的对象将指向null,不占用任何内存空间.构造函数是类中特殊的成员函数,只要创建class的实例都要执行构造函数,因此类对象具有可以动态创建的特点.构造函数主要作用就是保证每个对象的数据成...

在进行验证环境设计时,经常需要在验证环境中插入一些用于debug的语句,用于对验证环境或者设计中存在的各种错误进行追踪,其中最为需要的信息莫过于问题发生的具***置.SystemVerilog提供了`__FILE__和`__LINE__用于协助提供相关的信息,`__FILE__提供文件的完整路径和文件名,如果用在被包含文件中,则返回被包含的文件名.`__LINE__用以指示本行语句在源文件中的位置信息. 【示例】 【仿真结果】 上例中如果仅采用UVM本身提供的print()方法,往往打印出的消息并不包含调用发生的具体文件和位置信息,通过上述方法结合UVM本身提...

在SystemVerilog中,如果没有特别明确的指出,那么class中的属性和方法的访问属性默认为public,其中的任何成员都可以通过该类的对象被访问.但是在有些情况下,需要对class中的部分成员进行隐蔽,即class中的部分成员不能被该class以外的用户访问,这时SystemVerilog根据用户访问权限,采用不同的关键字对class成员进行声明定义,从而可以实现约束class中成员对外的可见性. 在具体编写代码的过程中,一般可以使用local和protected关键词来对成员的被访问属性进行约束,成员定义时如果没有明确这两个关键词,那么该成员的属性为public(当然Syst...