在SystemVerilog和Verilog进行设计验证时，为了使仿真器对代码中的时序行为进行准确的仿真模拟，需要对时间信息指定对应的时间单位（time unit）和时间精度（time precision）。常用的指定时间单位和时间精度的方式有：预编译命令`timescale和timeunit/timeprecision两种方式，关于这两种使用方式的具体使用方法和注意事项可以参考之前的《Verilog系列：【14】timescale去哪儿了》和《验证语言系列：【76】timeunit和timeprecision设置时间单位和精度》。但是两篇没有说明两种使用方式同时使用时会出现什么情况，本文将对...

之前通过《面试系列：RTL基础知识【2】关于disable fork的误解》说明了disable fork的具体作用范围，但是在实际的使用过程中，如果使用不当还是会遇到一些问题，本文将示例遇到的一些问题，并且给出解决方法。 【示例】期望taska和taskb各执行各的，taskb先于taska执行，并且执行过程相互不影响。Taska实现等待valid信号在“20*delay”之内有效，否则超时退出，并通过“disable fork”干掉taska中的thread_a的fork结构。初步完成的代码如下。  【仿真结果】 从仿真结果可以观测...

在进行验证环境搭建的时候，需要通过interface连接由设计构成的静态世界（static world）和由验证环境构成的动态世界（dynamic world），其中两个世界实现的功能如下： Static instance world：主要实现所有元件的例化、连接等，其中包括module、interface、checker、primitive等的例化，还包括设计层次的确定。在仿真开始后static world确定的结构和元件是不能被再次创建或者销毁的，直到仿真结束关闭。 Dynamic instance world：其中的元件可以在仿真进行的过程中被创建或者销毁，包括类等。 ...

在学习python的过程中，经常会看到下面这样的代码： def sub_funt():    #... if __name__ == "__main__":     sub_func() 其中第5行通过一个if判断语句之后调用了函数sub_func，那么这里的__name__和__main__是干什么的？作用是什么呢？下面我们通过示例说明。 __name__是python的内置属性，是系统全局变量，每一个py源代码都有一个属于自己的__name__，但是在具体使用过程中__name__常常依据当前代码具体使用情况会有两种值： ...

在SystemVerilog扩展Verilog之后，很多人在使用SystemVerilog时经常使用到logic，并且认为logic和以前Verilog中的reg一样，是一种变量，这种说法不全面，不能认为是正确的。下面我们通过示例说明logic到底是不是一种变量名？并且以此示例了SystemVerilog和Verilog中变量和线网的发展变化。 在使用Verilog和SystemVerilog进行设计和验证环境编写的时候，经常会遇到两种数据对象：变量和线网。两者的主要区别在于使用过程中对其采用的赋值方式和其是否具有保持数值的功能，因此两者模拟的硬件结构也是完全不同的，变量类似于具有一定保...

在VHDL中提供了丰富的数据结构，设计人员为了设计的扩展性和复用性，经常使用其中的record类型，因此不可避免的在定义一些entity端口时使用自定义的record类型，而一般情况下record中具有多个不同变量，这种将多个不同信号集束在一起的端口定义方式，对于具有相同端口定义方式的VHDL模块之间的连接是很方便的，但是这样定义的entity例化在SystemVerilog中时因为SystemVerilog中没有对应的record，在编译仿真时会出现找不到对应record端口类型的问题，同样的在SystemVerilog中也存在一些数据类型在例化时不为VHDL识别，例如struct等，为此，...

并行断言的执行是基于时钟的，在构建序列逻辑属性时需要注意断言执行时其中各个信号的状态，并不是采样事件可以放在SVA的任何地方都可以，往往采样事件使用不正确，检查结果可能会大相径庭。下面我们通过几个示例了解下断言中采样事件使用上的一些问题。 【示例】 `timescale 1 ns / 1 ps module top_tb; logic clk; logic sig0,sig1,sig2; initial begin     clk = 1'b0;     forever #1 clk = ~clk; end initial begin     sig0 = 1'b0;sig1...

VA描述的断言和其他语言一样，都是由很多元素组件构成的，本文将通过示例说明构建SVA的常用基本元素。 1 序列块sequence 序列是断言最基本的组成结构之一，主要描述一些逻辑行为关系，但是在实际的操作过程中该结构也可以省略，当然其存在就有其合理之处，其中一点就是从复用性的角度来说，将可重用的逻辑结构定义于sequence中，然后在property中通过时钟采样触发sequence，这样可以使sequence不依赖于特定的时钟而存在于不同的时钟设计中。当然这并不是说sequence中不能使用时钟等采样事件，只是一般在构建断言时其时钟都是继承于使用调用其的property...

在使用SystemVerilog进行测试平台设计或者RTL设计时，经常需要对特定的字符串进行拼接输出，而$sformatf()和$psprintf()是实现特定字符串按照指定格式拼接经常会被使用到的两个函数，而且在实践过程两种的用法基本一致，有时会难免奇怪为什么会存在两个功能完全一致的函数呢？而且在IEEE1800中仅有关于$sformatf()的描述，并没有$psprintf()的描述，那么这到底这是怎么回事？ $psprintf()是Vera遗留下来的古董，在Vera菁华被SystemVerilog吸收的过程中也被包含了进来，唯一可惜的是在IEEE1800发布时其并没有成为标准的一部分（$...

断言又被称为监视器或者检验器，在设计验证流程中被广泛使用，断言作为一种形式化的语句是对设计属性（一般从设计的功能描述中推知）的一种描述，用于描述设计期望的行为，从而检验设计实际行为是否与设计意图相符。在传统设计中，经常使用硬件语言实现断言的功能，往往需要编写大量的代码，从而导致代码冗长，维护起来比较困难。而SVA作为目前主流的断言实现方式，其继承了许多其他断言实现方式的特点。这里面OVA是最早作为断言的一种描述性语言。OVA是OPEN VERA的一个子集，其是Open VERA Assertions的简称，是一种描述性语言。Synopsys公司把OPEN VERA捐给了Accellera，后来...

在SVA中构造一些比较复杂的序列时，常用的交叠操作符有时已经不能满足要求，为此在SVA中引入了一些可以用于构造特定要求序列的表达式操作符：intersect、within、throughout、first_match、ended、matched等。下面将示例这些特殊的操作实现的功能。 1 intersect intersect两侧的表达式都是sequence，不能是property，使用intersect时需要确保其两侧的sequence必须同时开始，且当两个sequence最终同时匹配时才认为两个序列的intersect匹配，即两个sequence匹配的长度必须相同，i...

在SVA中存在着大量的内嵌函数，这些函数在实现对特定状态数据检查非常有用，本文将示例其中几种常用的内嵌函数，这几个内嵌函数为：$onehot\$onehot0\$isunknown\$countones等。 1 $onehot(expression) 该函数主要用于在任意给定的采样事件，表达式最终结果中不管其他位为不定态还是高阻态，只要有一位且仅有一位为高时，该函数即返回真。 【示例】 `timescale 1 ns / 1 ps module top_tb; logic clk; logic sig0; logic [7:0] sig1; initial beg...

当需要检查某个信号保持一种状态多个采样周期时，虽然在SVA中可以使用连续##1逐个指定该信号，如下例，sig1要在sig0为上升沿之后保持4个时钟周期的高电平。 【示例】 ……     @(posedge clk) $rose(sig0) |-> ##1 sig1 ##1 sig1 ##1 sig1##1 sig1; …… 虽然实现了特定的要求，但是这种实现方式明显很繁琐，为此，在SVA中提供了重复运算符，从而可以缩减繁琐的表达式，而这些重复运算符根据其实现的功能又分为三大类，具体有如下表所示。 重复运算符 ...

SVA中提供了一些系统函数，可以在RTL设计代码或者仿真环境中用于控制断言的执行，常用的断言控制函数有：$assertoff,$asserton,$assertkill，这些函数可以指定参数，如果不指定参数那么这些函数的作用域将默认为整个设计。这些函数的使用个数如下： $assert_task[(level[,list_of_modules_or_assertions])]; 其中 assert_task可以是assertionon、assertoff、assertkill中的任何一个； Level用于指定层以下哪几层设计受到函数的影响，如果level为0，函数...