语言：python3 冰墩墩源代码如下： # -*- coding: utf-8 -*- import turtle turtle.title("IC_SUNDAY : Python Bing Dwen Dwen") turtle.speed(40)  # 可以自己调节速度 # 左手 turtle.penup() turtle.goto(177, 112) turtle.pencolor("lightgray") turtle.pensize(3) turtle.fillcolor("white") tu...

SystemVerilog中队列的当前大小可以通过size()函数获得，队列中元素的个数也可以通过队列中最大索引值和最小索引值获得，在使用队列时，我们经常用SystemVerilog提供的各种方法对队列进行访问，但队列同样也支持通过索引的方式进行访问，并且这种方式也会被经常用到，这个时候就有可能出现访问队列时，索引值大于队列的大小范围，产生队列越界访问的情况，从而可能获得不期望的结果。为此，本文通过示例说明通过索引访问队列产生的一些异常情况，队列正常访问操作可参见《SystemVerilog中有界无界的队列》一文。 1 开始索引等于结束索引 【示例】  【...

SystemVerilog除了引入动态数组可以实现在仿真的过程中改变数组大小之外，还引入了队列。队列相当于一个一维的un-packed数组，与定宽数组和动态数组不同的是队列可以动态的放入元素也可以从其中取出元素，当给其中放入元素时，队列的大小就会自动增加，当从队列中取出元素时，队列的大小就会自动减少，并且队列不需要像动态数组那样使用new[]开辟空间，队列提供了很多方法和操作实现对队列的操作。本文将示例队列的分类、特点和一些使用上的注意事项。 1 队列的声明方式 [data_type] name_of_queue[$]; 其中 data_type：队列中元素的...

在Verilog中我们经常会使用到数组，但是在Verilog中定义的数组都是静态的数组，即数组的大小在编译的时候就确定下来了，这时就存在一种情况，当定义数组时指定了对应数组的大小，而实际使用时可能并不一定要使用定义时指定的那么大的数组，这时就会造成数组空间的浪费。为了减小空间的浪费，在SystemVerilog中引入了动态数组结构，动态数组大小的确定是在仿真的过程中根据需要动态分配指定的，不再像静态数组那样在声明时就要指定好，这样就可以根据具体需要指定数组大小从而避免存储空间的浪费。本文将通过示例，说明动态数组在SystemVerilog中如何进行定义和常用方法如何使用。 1 ...

semaphore（常被翻译为旗语）是SystemVerilog中的内建类，主要用于实现多进程对于共享资源的协同访问控制。从使用上来说，semaphore类似于一个存储桶，当我们为semaphore分配内存时，会同时创建一定数目的key到存储桶中。存储桶在创建时可以指定一定数目的key，进行协同访问时，需要通过存储桶中key的存放与获取实现交互。一般情况下，必须首先获得一把或多把桶中的key后，后续程序处理完成后，需要将获取的key归还给存储桶，如果此时另一个进程试图获取桶中的资源，必须等到桶中有足够多的key时才能进行，否则其后的程序会一直阻塞。semaphore的语法格式如下：semaph...

在后仿真过程中经常会遇到关于setup和hold violation的问题，但是关于setup和hold time的产生原因和由来很多人还比较朦胧，为此本文通过解剖一个边沿触发器简要说明setup和hold产生原因。 解剖示例 上图为触发器的简要示意图（clk和’clk为反向时钟）。T1和T4同时导通，T2和T3同时导通，且T1、T4和T2、T3导通状况互反。其中T1、T2、T3、T4均为传输门，均为电平敏感，所以所谓的时钟跳变可以理解为高低电平的相互跳变所致。而电路中实际的延时信息主要由于电信号导通时通过电子器件时耗费的时间。 【注】传输门...

SystemVerilog中增加了时钟块（clocking block）机制来对指定信号进行基于特定时钟的同步处理，时钟块中的任何信号都将根据指定的时钟被同步驱动或被采样，这样可以保证测试平台在期望的采样点与信号进行交互，同时clocking block还可以对于采样和驱动指定input偏差和output偏差，从而可以进一步实现对于信号的采样和驱动时间的控制，input偏差和output偏差如下图所示： 在clocking block中，实际上指定了默认的input偏差和output偏差，只不过这个偏差在宏观的时间刻度上观察不到，对输入性质的信号指定的默认采样时...

Verilog和SystemVerilog作为一种“松散类型”的语言已经被很多工程师广泛的用于设计验证领域，但是这并不是说各种电路结构或者验证环境中就可以肆无忌惮的随意使用，特别是在不同位宽的信号进行计算时，结果经常出现与自己表达式预期的结果不一致，以至于怀疑自己数学是不是体育老师教的，为此，本文将示例说明表达式不同位宽信号进行运算时，结果到底应该是什么。 首先我们先看一个运算的各位数位宽一致，但是计算结果与期望不一致的示例。 【示例】本示例中，期望将运算结果向右移动一位，这样两个数的和的进位位就可以保留下来。 【仿真结果】 示例中，（sig...

在面向对象语言中，this经常用来表示对当前对象的一个引用，可以理解为指向对象本身的一个指针，并且常作为类中方法的隐含形参，通过该形参可以访问对象内部的属性和方法，因此，一般方法对于编译器来说，原型结构如下： [return_type] func_name(class_type const this,other_args) 其中 Ø return_type为方法返回类型 Ø class_type当前方法所属的类 Ø other_args当前方法其他形参 那么，this到底有什么作用如何使用呢？本文将通过示例，说明this在SystemVerilo...

SystemVerilog的OOP编程中，经常需要使用super这个关键字，主要用于子类访问父类中的属性和方法。当然并不是在所有情况下都需要使用super，一般情况下如果子类对于父类中的属性或者方法进行overriden，那么此时如果要引用父类中被overriden的属性或者方法时，就需要明示super。下面通过示例说明super在SystemVerilog中非new方法(super.new的使用和执行可参考之前的一篇短文：【59】new的初始化顺序)中的使用。 【示例】引用父类中未被overriden的属性和方法  【仿真结果】  示例中，父类中p_ad...

自SystemVerilog3.1a之后，SystemVerilog推出了一个与第三方语言进行交互的强大功能，称之为DPI，DPI的全称就是Direct Programming Interface，是SystemVerilog与其他编程语言的一种接口，目前经常被用到的是SystemVerilog与C（C++）之间的交互，本文示例也将以C语言和SystemVerilog示例。 0 大鱼吃小鱼的DPI 在上世纪的时候，开发SuperLog的Co-Design Automation公司实现了SuperLog与C语言的交互，称之为CBlend技术。同时，很多其他EDA公司也开始开...

在Verilog中进行连续赋值时，位于表达式LHS（Left Hand Side）的信号一般都需要声明为net类型，不能是变量类型，如果将连续赋值语句位于LHS的信号声明为变量类型，然后对其进行赋值将会报错（注意：此时不要在编译命令中增加-sverilog使能SystemVerilog语法检查），如下例： 【示例】  【仿真结果】  示例中从编译结果可以看到，编译不通过。但是如果对上例进行仿真时，在编译命令中加入使能SystemVerilog语法检查参数后，编译将会通过。纳尼？不是SystemVerilog向下兼容Verilog么？其实在Syste...

SystemVerilog中，为了是代码简洁、易记，允许用户根据个人需要使用typedef自定义数据类型名，常用的使用方法可参见“define和typedef区别”。但是在SystemVerilog引入面向对象编程后，经常会遇到在编写某个类或者类型的定义之前需要先使用对变量进行声明，往往这种情况下编译都会报错，为此本文示例typedef的另外一种用法，可以称之为“forward typedef”。 【示例】未使用forward typedef  【仿真结果】  示例中，因为transaction的定义出现在使用该类型的transactor之后，所以...

前边我们已经了解了SystemVerilog中case家族的casex和casez（硅芯思见：【80】casez和casex谁是谁），SystemVerilog会对case语句所有的分支按照选择分支项出现的顺序进行解析，此时的解析过程类似于if...else...结构，因此很多EDA工具（类似综合工具等）会将所有的选择分支项按照析构顺序进行优先级优化，而仿真时可能设计人员期望的case语句结构中所有的选择分支是并行的，这样就有可能导致实际综合出来的电路结构与设计期望的不一致。为此，SystemVerilog中引入了unique和priority，用以“告诉”EDA工具如何“对待”case的各个...