关于TimingAnalysis 本文针对常见的timing analysis 问题,做深入的分析和总结 涉及 timing analysis 的问题,属于综合设计中的基本问题 Compile的水平和能力,直接体现在timinganalysis 的结果上 Compile对RTL设计的性能提升有限;要从根本上解决问题,必须依靠RTL的质量 与后端APR的时序收敛性是检验综合效果和质量的唯一标准 希望对大家的面试和工作有帮助 ...

在定义状态机中的状态时,除了可以使用宏(define)或者参数(parameter)声明定义外,还可以使用枚举类型,但是如果对于枚举类型使用不正确的话,极易出现编译仿真均没有报错,但是仿真时状态机跳转异常的情况. 本文将针对这种情况进行示例说明并给出解决方法. 1  数据类型 在Verilog中所有的变量和线网都是4值数据类型,但在SystemVerilog中,对信号类型和数据类型进行了详细的区分,其中信号类型保持与Verilog一样,主要分为变量和线网类型,但是数据类型分为了2值类型(0和1)和4值类型(0,1,x和z),对信号的数据类型进行了扩展,但是保持了线网类型原有的数据类...

关于compile  本文针对常见的compile问题,做深入的分析和总结 涉及 compile的问题,属于综合设计中的高级问题;牵扯到综合的策略和方法以及要实现的效果,要从整体上把握 Compile的水平和能力,直接体现在综合的结果上 Compile对RTL设计的性能提升有限;要从根本上解决问题,必须依靠RTL的质量 随着项目规模的增长,Compile的策略和方***严重影响项目的进度和质量;这一点一定要谨慎把握 与后端APR的时序收敛性是检验...

【设计要求】 实现占空比为50%的奇数分频器(示例以三分频为例). 【原理分析】 在进行数字电路设计的过程中,分频器是设计中使用频率较高的一种基本设计之一,虽然很多厂家都提供特定的电路模块对时钟进行分频、倍频以及特定相移等,但是对于时钟要求不高的逻辑,特别是在仿真过程中,使用硬件描述语言实现分频还是较为方便快捷的,同时通过硬件描述语言实现的时钟分频器对于巩固和加深对于硬件描述语言理解不无裨益.常用的分频器有偶数分频和奇数分频,因为偶数分频相较奇数分频实现较为方便,此处路过不进行赘述.而奇数分频又有占空比(占空比是指在一个脉冲循环内,高电平持续时间在所在整个周期中占据的比例)为50%和...

关于TimingBudgeting  本文针对常见的Timing Budgeting 问题,做深入的分析和总结   涉及 Timing Budgeting 的问题,属于综合约束设计中的高级问题;牵扯到综合的策略和方法以及要实现的效果,这几点要从整体上把握   Timing Budgeting 的水平和能力,直接体现在综合的结果上   项目前期的Timing Budgeting规划,对项目的发展和促进有很大的指导意义   随着项目规模的增长,综合策略逐渐向HDP的方式转变;...

parameter、localparam和specparam       在Verilog中，parameter既不属于变量范畴也不属于线网范畴，经常用来定义一个标志符代表一个常量，所以参数的值在仿真运行的过程中不能进行修改。但是通过使用参数，可以提高程序的可读性、可复用性和可维护性。目前常用的参数主要分为两大类：module参数（parameter和localparam）和specify参数（specparam）。 虽然参数使用起来较为方便，但是在使用参数时还需要注意以下几点： parameter、specparam、localparam必须在elaborat...

关于coding forsynthesis   本文针对常见的RTL code 问题,做深入的分析和总结   涉及coding for synthesis 的问题,属于RTL设计中的基本问题   Coding for synthesis 的水平和能力,直接体现在synthesis的结果上   Coding for synthesis在某些情况下,会对综合能否实现和综合效果产生致命的影响,请大家正确理解和规范使用   希望对大家的面试和工作有帮助 Codi...

0 丑话说在前边 RHS：运算符（= or <=）右侧的表达式 LHS：运算符（= or <=）左侧的表达式 竞争（Race Condition）：在同一仿真时间槽（time-slot）多条语句同时执行顺序不同时可能产生不同的执行结果的情况。 建议规则一：模拟组合逻辑时使用阻塞赋值。 建议规则二：在过程性语句中，模拟时序逻辑时使用非阻塞赋值。 建议规则三：模拟latch时使用非阻塞赋值。 建议规则四：在同一个过程性语句中同时包括时序逻辑和组合逻辑时，该过程性语句中使用非阻塞赋值。 建议规则五：不要在同一个过程性语句中混用阻塞赋值与非阻...

1 基本概念 在数字实现过程中，延迟一般有以下几种： 分布式延迟（Distributed Delays） 一般用来指定模块内部信号通过逻辑单元或者线网耗费的时间。 模块路径延迟（Module Path Delays） 模块路径一般指从源（输入端口或者输入输出端口）到目的（输出端口或者输入输出端口）的路径，模块路径延迟是信号从源传输到目的地所耗费的时间，即模块内部延迟。下图为模块路径延迟为10的示意图： 注意：模块路径延迟一般在“specify-endspecify”中指定。 互联线延迟（Interconnect Delays） 当两个模块...

关于Timing borrow 本文针对常见的timingborrow 问题,做深入的分析和总结 涉及到timingborrow 的问题,属于LPS设计中的高级问题 通过TimingBorrow可以对电路进行加速,当路径延迟较大时,可以通过借用latch的部分时间实现数据的锁存从而可以提高设计运行的频率 采用TimingBorrow设计时，一定要注意前级电路借用时间与后级电路剩余时间之间的关系 某些情况下,timingborrow 的错误理解会对综合和后端实现产生...

关于物理综合 物理综合基本面试系列【1】 物理综合基本面试系列【1】推荐答案 物理综合基本面试系列【2】multicycle 物理综合基本面试系列【3】关于insert_scan 物理综合基本面试系列【4】timing_path&path_group 物理综合基本面试系列【5】关于PVT 物理综合基本面试系列【6】Setup&Hold 物理综合基本面试系列【7】Synopsys_dc.setup 物理综合基本面试系列【8】关于wire_load 物理综合基本面试系列【9】Partition 关于RTL基础...

1.新建一个工程,创建一个原理图文件,并在其中进行原理图电路绘制,本例以一个2输入与门为例,如下图所示: 绘制好电路图后,保存绘制好的电路至新建的工程,如下图所示: 因为原理图文件ModelSim等第三方仿真器并不识别,所以需要将其输出为Veilog或者VHDL文件,操作如下: 点击当前选项后弹出如下对话框,选择要生成的对应的硬件描述语言文件,点击OK按钮完成对应文件的生成(生成文件的路径为当前项目文件夹下),本文中以Verilog为例: 确认文件生成后,在工程中单击原理图文件,将其从当前工程中移除后,...

1.新建一个波形文件 2.右键点击Name下空白框,在弹出的菜单中选择"Inert->Insert Node or Bus..." 如果已经知道端口名称和端口类型，直接在弹出的对话框中键入Name后，相应的信息会自动识别到对话框中，如下： 如果不确定端口名或存在多个输入，点击“Node Finder...”，选择“all”，点击“List”,即可显示出所有端口以及对应端口类型信息。 点击红***的“>”、“》”、"《"、&qu...

1.新建一个项目,点击"File->New..."弹出如下对话框: 2.建立原理图设计平台: 3.在原理图绘制区双击鼠标左键,即可弹出元件符号窗口,如下图所示: 4.添加元件,在红色框部分输入要查找的元件名,如果库中存在对应元件,则对应元件符号会显示在对话框右侧的绘制区,单击"OK"即可完成对应元件加入到原理图绘制窗口中: 5.绘制连接原理图,当鼠标放到元件端点处时,鼠标会自动捕捉对应的连接处,按下左键拖动至目标出,再次松开鼠标即可...