Verilog系列：【33】‘include小结

引言

`include编译器指令用于在代码行中包含任何其他文件的内容，被包含的文件即可以使用相对路径定义，也可以使用绝对路径定义。

1.使用方法

`include类似于C语言中的#include结构，该指令通常用于将内含全局或公用定义的头文件包含在设计文件中。例如：

`include "../../primitive.v"

// 注意：这里的要包含文件需要用双引号括起来

// 编译时，上面这一行将会被"../../primitive.v"中的内容所替换

... ...

<design.v文件的源代码>

... ...

`include结构示意如下如所示：

图1 include图解

2.注意事项

· 一条`include命令只能指定一个被包含的文件，如果需要包含多个文件，则需要使用多个`include命令进行包含。

· 多个`include命令可以写在一行，在`include命令同一行中只可以出现空格和注释行。

e.g.`include"file1.v"   `include"file2.v"

· `include命令后加入的文件名称必须放在双引号中。

· `include中包括的文件需要使用绝对路径或者相对路径，如果不增加路径信息，则默认在当前路径下搜寻要包含的文件，或者在进行编译时指定被包含文件所在路径，否则，编译时默认在当前仿真路径下搜寻`include中的文件，如果该文件不在当前路径，则会找不到被包含的文件。当然可以在仿真时在编译命令中加入搜寻路径（该路径为`include文件所在的路径），例如使用+incdir+(file_path)增加搜索路径，这样编译时会在增加的搜寻路径下寻找找寻`include中包含的文件。

· 如图1，如果file1.v文件要用到file2.v中的内容，则在使用`include命令时，file2.v必须出现在file1.v文件前。

· `include可以使用嵌套格式，如图1所示。

总结

在实际使用`include包含文件时，特别需要注意`include包含文件的顺序以及包含文件存放的路径等问题。