Verilog系列：$stop和$finish
在构建仿真测试平台时,我们经常会用$stop和$finish作为当前激励发送结束，并且这两个系统任何标识符后都会有一对小括号，往往其中没有任何参数，那么这对小括号到底有什么作用呢？本文将通过具体示例展示这对小括号和其中参数的使用方法。
1 $finish
$finish主要用于仿真结束时退出仿真器，并且将控制权返回给操作系统，也就是该任务执行后常常仿真器会自行弹出是否退出的提示信息。其后是可以有参数也可以没有参数，具体使用如下表所示：
| 参数值 | 对应返回信息 |
| 0 | 不输出任何信息 |
| 1 | 输出该任务调用时的仿真时间和该任务在代码中的位置 |
| 2 | 输出该任务调用时的仿真时间、在代码中的位置和仿真过程中使用的存储空间和cpu运行时间 |
| 无 | 按照参数为1，输出相应信息 |
【示例】无参数
【仿真结果】
【示例】参数为"0"
【仿真结果】
【示例】参数为"2"
【仿真结果】
2 $stop
用于将仿真挂起，其后可以增加参数的含义与$finish类似。
【示例】无参数
【仿真结果】
【示例】参数为"1"
【仿真结果】
【示例】参数为"2"
【仿真结果】
通过上述示例及仿真结果，希望能够对大家使用这两个系统任务有所帮助。
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