`timescale 1ns/1ns module huawei8//四位超前进位加法器 ( input wire [3:0]A, input wire [3:0]B, output wire [4:0]OUT ); //*************code***********// wire [3:0] G,P,F; wire [4:1] C; Add1 inst0( .a (A[0]), .b (B[0]), .C_in (1'b0), .f (F[0]), .g (G[0]), .p (P[0]) ); genvar i...

`timescale 1ns/1ns module huawei5( input wire clk , input wire rst , input wire [3:0]d , output wire valid_in , output wire dout ); //*************code***********// reg [3:0] d_r; reg [2:0] cnt; reg valid; always @(posedge clk or negedge rst) begin if(rst == 1'b0) cnt <= 3'd0; ...

`timescale 1ns/1ns module sequence_generator( input clk, input rst_n, output reg data ); reg [5:0] data_r; always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) data_r <= 6'b001011; else data_r <= {data_r[4:0],data_r[5]}; end always @(posedge clk or negedge rst_n...

`timescale 1ns/1ns module data_driver( input clk_a, input rst_n, input data_ack, output reg [3:0]data, output reg data_req ); reg [2:0] cnt; reg data_ack_r1,data_ack_r2; always @(posedge clk_a or negedge rst_n) begin if(rst_n == 1'b0)begin data_ack_r1 <= 1'b0; data_ack_r2 <=...

`timescale 1ns/1ns module game_count ( input rst_n, //异位复位信号，低电平有效 input clk, //时钟信号 input [9:0]money, input set, input boost, output reg[9:0]remain, output reg yellow, output reg red ); always @(posedge clk or negedge rst_n) begin if(rst_n ==...

`timescale 1ns/1ns module multi_pipe#( parameter size = 4 )( input clk , input rst_n , input [size-1:0] mul_a , input [size-1:0] mul_b , output reg [size*2-1:0] mul_out ); //parameter parameter N = size * 2; //defination wire [N - 1 : 0] temp [0 :...

`timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) Q <= 4'd0; else Q <= {~Q[0],Q[3:1]}; end endmod...

`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); reg [3:0] mem [7:0]; integer i; always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0)...

`timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr, input [3:0]w_data, output wire [3:0]r_data ); //*************code***********// reg [3:0] mem [127:0]; integer i; always @(posedge clk or negedge rst) begin if(rst ...

`timescale 1ns/1ns module count_module( input clk, input rst_n, input mode, output reg [3:0]number, output reg zero ); reg [3:0] num; always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) num <= 'd0; else if(mode == 1'b1)begin if(num == 'd9) num <= 'd0; else...

`timescale 1ns/1ns module count_module( input clk, input rst_n, input set, input [3:0] set_num, output reg [3:0]number, output reg zero ); reg [3:0] num; always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) num <= 'd0; else if(set) num <= set_num; else if(num ...

`timescale 1ns/1ns module count_module( input clk, input rst_n, output reg [5:0]second, output reg [5:0]minute ); always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) second <= 6'd0; else if(second == 'd60) second <= 6'd1; else if(minute != 'd60) secon...

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ,input rcl...

`timescale 1ns/1ns module pulse_detect( input clk_fast , input clk_slow , input rst_n , input data_in , output dataout ); reg data_in_fast; reg data_in_sr1,data_in_sr2,data_in_sr3; always @(posedge clk_fast or negedge rst_n) begin if(rst_n == 1'b0) data_in_f...