各位佬，刚接触这个后端，请问怎么学习呢？买什么书或者看什么课呢？麻烦大佬们看到，给点意见，感谢大伙

`timescale 1ns/1ns module calculation( input clk, input rst_n, input [3:0] a, input [3:0] b, output [8:0] c ); wire [7:0] c1,c2; reg [7:0] c_r; mul4 inst0( .clk (clk ), .rst_n (rst_n ), .aa (a ), .bb (12 ), .cc (c1 ) ); mul4 inst1( .clk (clk ), .rst_n (rst_n...

`timescale 1ns/1ns module clk_divider #(parameter dividor = 5) ( input clk_in, input rst_n, output clk_out ); reg [3:0] cnt; reg clk_out1,clk_out2; always @(posedge clk_in or negedge rst_n) begin if(rst_n == 1'b0) cnt <= 4'd0; else if(cnt == dividor - 1) cnt <= 'd0; el...

`timescale 1ns/1ns module ali16( input clk, input rst_n, input d, output reg dout ); //*************code***********// reg rst_n1,rst_n2; always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0)begin rst_n1 <= 1'b0; rst_n2 <= 1'b0; end ...

`timescale 1ns/1ns module add_half( input A , input B , output wire S , output wire C ); assign S = A ^ B; assign C = A & B; endmodule /***************************************************************/ module add_full( input ...

`timescale 1ns/1ns module add_half( input A , input B , output wire S , output wire C ); assign S = A ^ B; assign C = A & B; endmodule /***************************************************************/ module add_full( input ...

`timescale 1ns/1ns module multi_pipe#( parameter size = 4 )( input clk , input rst_n , input [size-1:0] mul_a , input [size-1:0] mul_b , output reg [size*2-1:0] mul_out ); //parameter parameter N = size * 2; //defination wire [N - 1 : 0] temp [0 :...

`timescale 1ns/1ns module dajiang13( input [7:0] A, output [15:0] B ); //*************code***********// assign B = (A <<8) - (A<<2) - A; //*************code***********// endmodule

`timescale 1ns/1ns module det_moore( input clk , input rst_n , input din , output reg Y ); parameter idle = 5'b00001, s0 = 5'b00010, s1 = 5'b00100, s2 = 5'b01000, s...

`timescale 100ps/100ps module pulse_detect( input clka , input clkb , input rst_n , input sig_a , output sig_b ); reg sig_mid; reg sig_mid_r,sig_mid_rr; reg detect_b; always @(posedge clka or negedge rst_n) begin if(rst_n == 1'b0) sig_mid <= 1'b0; els...