笔者从网上整理资源，转载前请联系作者。欢迎关注与分享~ Describe ASIC design flow 描述ASIC设计流程 write a code that can generate latch 编写可以生成锁存器的代码 make a example of mealy and moore fsm design a 4 bit adder, point out the critical path what is diffe...

编者荐语： 辛苦各位ICer了 以下文章来源于ExASIC ，作者IC技术圈的小编们 ExASIC. 本期文章目录 [systemverilog]reg、wire、var和logic傻傻分不清 #验证 #systemverilog #语法 #两态四态 点击阅读 数字IC小站 UVM实战[二] #验证 #UVM #Testbench搭建 ...

本处理器本来是基于芯来科技自定制的FPGA上实现的，本次通过把其移植到ARTY和GENESYS2板子上，过程中走了一些弯路，因此总结一下： 1.处理器中有部分代码是只有通过FPGA才能实现的，因此其在代码中添加了ifdef。 2.首先把src中的system.org进行修改，使其满足板子的配置，例如芯来自定制的FPGA板子含有两个晶振时钟源，而一般的板子上都只有一个时钟源，因此需要修改。 2.1在ARTY板子上含有一个100MHz的时钟源，因此使用普通的clocking wizard IP，使其输入为100MHz，输出为一个8.388MHz，一个为...

Verilog reg和Verilog wire之间的区别经常使刚开始使用该语言的许多程序员感到困惑。作为一个初学者，我被告知遵循这些准则，这些准则通常可以正常工作： 使用Verilog的reg信号，用于过程块中的左值赋值。 使用Verilog的wire信号，用于连续赋值。 然后，当我采用SystemVerilog编写RTL设计时，被告知现在一切都可以成为“logic”。通常，这通常仍然有效，但是我时不时会遇到有关变量，net和赋值的神秘错误消息。 Verilog语言本身就是对硬件的描述，因此具有针对硬件的变量类型和...

2、设置设计规则约束 setmaxtransition、setmaxfanout、setmaxcapacitance 主要是设置最大转换时间、最大扇出及最大负载电容要求，可以设置在输入端口、输出端口以及当前设计。举个前面的环境约束的例子说，比如我约束了输入端口的最大转换时间和负载，也约束输出最大扇出，如下图所示： 当综合和优化了，计算发现输入端口实际的转换时间比约束的大，或者负载比约束的大（模块输入端口驱动的负载大于10个“AND2”门的输入引脚的负载），或者检测到输出端口的扇出数比约束的要多（模块输出端口最多允许连接3模块，如果某个输出端需要连接多于3个模块），这...

本文的主要内容是讲解(约束针对的是逻辑综合下的约束，而实战部分则是在DC的拓扑模式下进行)： ·环境属性的约束 ·设计规则的约束 ·面积的约束 ·实战（部分）环境属性的约束 1、工作环境属性约束 输入/输出端口及其驱动属性是设计规格的一部分，工作环境的约束，是对这个规格约束的一部分。 工作环境约束一方面是设置DC的工作环境，也就是DC要从在什么样的环境下对你的设计进行约束，举个例子，比如你的芯片要在恶劣的环境中进行工作，DC如果在优质的环境中对你的设计进行约束，你的芯片生产出来，就很有可能工作不了。因此一般就要告诉...

3、实战 首先设计的模块如下所示： 设计（约束）规格书如下所示： （时钟的定义） （寄存器建立时间定义） （输入输出端口的延时定义） （组合逻辑的定义） 上面的规格定义用来给我们进行时序约束使用，现在实践开始。 ·创建.synopsys_dc.setup文件，设置好DC的启动环境 -->common_setup.tcl文件： 由于这里有物理库，因此可以使用DC的拓扑模式进行启动。 -->dc_setup.tcl文件： -->.syno...

时序约束可以很复杂，这里我们先介绍基本的时序路径约束，复杂的时序约束我们将在后面进行介绍。 在本节的主要内容如下所示： ·时序路径和关键路径的介绍 ·建立时间、保持时间简述 ·时钟的约束（寄存器-寄存器之间的路径约束） ·输入延时的约束 ·输出延时的约束 ·组合逻辑的约束 ·结合设计规格进行实战 RTL代码描述了电路的时序逻辑和组合逻辑，即RTL代码体现了电路的寄存器结构和数目、电路的拓扑结构、寄存器之间的组合逻辑功能以及寄存器与I/O端口之间的组合逻辑功能。但代码中并不包括电路的时间(路径的延时)和电路面积(门数)。综合工具现在不能很好地...

前面对标准单元库的内容和结构有了一个概述，下面对一个反相器单元和一个寄存器单元进行详细解说。 反相器的综合模型 综合库中主要给出了各端口的功能、电容、功耗及延时等信息（不同的库模型信息种类可能不一样）。反相器的功耗主要分为两部分：静态功耗和动态功耗。其中静态功耗是指泄漏功耗，动态功耗包括翻转时的短路功耗及节点电容的充放电所消耗的功耗。节点电容充放电消耗的功耗仅跟VDD、节点翻转率及节点电容有关。其中，VDD和节点电容是固定的，节点翻转率跟输入激励有关，需要通过仿真激励进行计算。因此，在综合库中，不列出充放电功耗。而短路功耗跟输入转换时间和节点电容有关，一般以查找表的形式给出...

前面一直说到综合库/工艺库这些东西，现在就来讲讲讲综合库里面有什么东西，同时也讲讲synopsys的Design Ware库。主要内容分为三个部分：标准单元库、DC的设计对象、Design Ware库。 （1）标准单元库 绝大多数的数字设计流程都是基于标准单元的半定制设计流程。标准单元库包含了反相器、缓冲、与非、或非、与或非、锁存器、触发器等等逻辑单元综合模型的物理信息，标准单元是完成通用功能的逻辑，具有同等的高度（宽度可以不同），这样方便了数字后端的自动布局布线。 ①概述 一个ASIC综合库包括如下信息： ·一系列单元（包括单元的引脚）。 ...

本文主要内容有： ·启动环境的概述 ·路径变量的定义与解释 ·库的指定与解释 （1）启动环境配置简述 我们按照前面的基本流程使用DC进行设置，但是这里主要使用的是脚本，因此不能一条一条命令进行演示其效果。在启动DC之前，首先要配置DC的启动环境，也就是那些库的设定。配置DC的启动环境主要是.synopsysdc.setup配置文件的书写。.synopsysdc.setup这个文件就是DC的配置文件，它配置了DC启动过程中要执行哪些命令、干哪些事。其中，searchpath 、targetlibrary...等等（后面会讲，放在这里给大家留个印象），...

1、基本流程概述 首先给三个图，一个图是高层次设计的流程图： 下面是我对这张图的理解： ① 设计之前，准备好库文件、HDL代码、约束生成；然后根据设计思想用 RTL 源码详细地、完整地为设计建立模型、定义设计中寄存器结构和数目、定义设计中的组合电路功能、定义设计中寄存器时钟等等的设计规格和实现。 ② 完成 RTL 源码设计之后,应让设计开发与功能仿真并行进行，这样可大幅度降低设计周期: ·在设计开发阶段,我们使用 DC 来实现特定的设计目标(设计规则和优化约束),以及执行默认选项的初步综合. ·如果设计开发结果未能在 10%的偏差范围内满足时...

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本文系转载。出处为 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 1、逻辑综合的概述 synthesis = translation + logic optimization + gate mapping . DC工作流程主要分为这三步 Translation ： 翻译，主要把描述RTL级的HDL语言，在约束下转换成DC内部的统一用门级描述的电路（Generic Boolean Gates)（DC自己的库表现）,以GTECH或者没有映射的ddc文件形式展现。 Logic optimization ...