DC综合6--环境、设计规则和面积约束（上）

本文的主要内容是讲解(约束针对的是逻辑综合下的约束，而实战部分则是在DC的拓扑模式下进行)：

·环境属性的约束

·设计规则的约束

·面积的约束

·实战（部分）环境属性的约束

1、工作环境属性约束

输入/输出端口及其驱动属性是设计规格的一部分，工作环境的约束，是对这个规格约束的一部分。

工作环境约束一方面是设置DC的工作环境，也就是DC要从在什么样的环境下对你的设计进行约束，举个例子，比如你的芯片要在恶劣的环境中进行工作，DC如果在优质的环境中对你的设计进行约束，你的芯片生产出来，就很有可能工作不了。因此一般就要告诉DC，使用恶劣的模型对设计进行约束。另一方面是为了保证电路的每一条时序路径延时计算的精确性，特别是输入/输出路径的精确性，单单靠外部的输入延时和输出延时的约束是不够，还要提供设计的环境属性。

这个约束可以看成是宏观的、整体的、外在的约束，约束的内容可以从下图看出：

·设置环境条件（setoperatingconditions）：

用于描述制造工艺、工作电压与温度（PVT，process，voltage，temperature）这些周围环境对延时的影响。工艺库单元通常用“nominal”电压和温度来描述其默认的特性，例如：

器件与线网上的延时在条件不同的时候呈线性变换。库文件中，包含对各种不同条件的具体描述，如slow,fast,typical等，对于芯片工作的最差、最好及典型的具体描述（具体见标准单元库那一节）。通过设置不同的操作条件，可以覆盖到各种不同的情况。

如果电路在不同于“nominal”电压和或温度的条件下工作，我们需要为设计设置工作条件(Operating Conditions)，我们可以用setoperatingconditions命令把工作条件加入到设计上。综合时，原来按"nominal”环境计算出的单元延迟和连线延迟，将按工作条件作适当的比例调整，如下图为为延迟与工作条件的关系：

设置工作条件可用下面命令举例如下：

·设置线负载模型（setwireload_model）：

在计算时序路径延迟时，除了需要知道门单元延迟外，还需要知道连线的延迟，如下图所示：

门单元的延迟一般用非线性延迟模型(non-linear delay model)算出。半导体厂商提供的工艺库中，有两个二维表格，根据门单元的输入转换时间和输出负载在表中找出门单元的延迟以及其输出转换时间。输出转换时间又作为下一级电路的输人转换时间。门单元的延迟在综合库那一节详细介绍。

连线的延迟目前一般用(连)线负载模型( Wire Load Model，简称WLM)估算。WLM是厂商根据多种已经生产出来芯片的统计结果，在同样的工艺下，计算出在某个设计规模范围内(例如门数为0~43478.00、门数为43478.00~86956.00,等等)负载扇出为1的连线的平均长度，负载扇出为2的连线的平均长度，负载扇出为3的连线的平均长度等等。WLM是根据连线的扇出进行估算连线的RC寄生参数，一般情况下，由半导体厂商建立。厂商根据已生产出来的其他设计统计出该工艺的连线寄生参数。半导体厂商提供的工艺库中包括了线负载模型。通常在一个综合库里面有多种线负载模型，不同的模型模拟不同规模的的模块内的线上负载情况（具体见综合库描述那一节）。用户也可以自己创建自己的线负载模型去更精确地模拟设计内的线上负载。连线负载模型的格式如下图所示（上），具体格式由工艺库决定（下）：

关于线负载模型的更多内容，可以参考综合库/工艺库那一节。

如DC遇到连线的扇出大于模型中列出的最大扇出值，它将使用外推斜率(Extrapolation slope)来计算连线的长度。上例格式中，如果连线的扇出为7，而连线负载模型中最大扇出是5，连线的其长度计算如下:

如果要查看工艺库中的WLM，可以使用命令：reportlib $libname，进行综合时，综合工具会默认根据设计面积和节点处的负载自动选择合适的连线负载模型，如果要关掉自动选择WLM，那么可以使用命令：

然后手动选择线负载模型的命令是：

如果连线穿越层次边界，连接两个不同的模块，那么有三种方式对这种跨模块线连接的类型进行建模，setwireload_mode命令用于设置连线负载模型的模式。有三种模式供选择：top、segment和enclosed。三种模式的示意图如下所示：

假设有一个连线贯穿两个小模块， 但没有超出子模块的范围。对于这种连线， 在三种模式下， 所用的连线负载模型是不同的,下面是介绍:

比较悲观的形式：这时，top为顶层设计，电路的规模比SUB模块大，连线负载模型最悲观。在top模式下， 采用top层的连线负载模型， 即50×50;因此，连线的延迟最大。我们一般选用这种方式，命令如下：

比较不悲观方式：用enclosed的方式选择WLM,该WLM对应的设计完全地包住这条连线，这时DC将选择SUB模块对应的连线负载模型。在enclosed模式下， 采用子模块的连线负载模型， 即40×40;因SUB模块比较TOP设计小，所以连线的延迟比较短（不悲观，就是连线延时小）。对应的命令为：

在segmented模式下， 位于两个小模块中的部分采用这两个小模块对应的连线负载模型, 中间部分采用子模块的连线负载模型。

·设置驱动强度（setdrive与setdriving_cell）：

为input或者inout的端口设定驱动。Setdrive以电阻值为计量，0表示最大驱动强度，通常为时钟端口；而setdriving_cell则以模拟端口驱动的器件形式计量，说明输入端口是由一个真实的外部单元驱动。

为什么要需要为input或者inout的端口设定驱动？这是因为，对于输入端，为了精确计算输入电路的延时时间，DC需要知道到达输入端口的转换时间：

对应的约束可以这样写：

如果不用开关选项“-pin",DC将使用所找到的第一只引脚（库中这个单元的第一个引脚，这个驱动引脚貌似是要选择输出的引脚）。

此外，除了通过这两种方式，还可以直接设置输入端口的转换时间，如下所示：

·设置电容负载（setload与setload load of）：

明确说明端口（输入或输出）上的外部电容负载。对于输出端，为了精确地计算输出电路的延时时间，DC需要知道输出单元所驱动的总负载：

默认情况下，DC假设端口上的外部电容负载为0。我们可以指定电容负载为某些常数值，也可以通过用loacl_ of选项明确说明电容负载的值为工艺库中某一单元引脚的负载（一般是选择输入引脚）：

1.保守起见，假设输入端口为驱动能力弱的单元驱动(即转换时间长);

2.限制每一个输入端口的输入电容(负载);

例如：（只是举例）对于下面的电路图：

其规格为：模块输入端口驱动的负载不大于10个“AND2”门的输入引脚的负载，模块输出端口最多允许连接3模块，如果某个输出端需要连接多于3个模块，我们要在代码中复制该输端口。

对应的约束为：

环境约束举例如下所示：

语法中，设置（定义变量时），如上面的：

然后是expr是表达式求值的意思，因为loadof取出了一个端口的负载值（因为有loadof这个命令，即命令中有命令，因此需要加[]），这个值*10 是个表达式，因此用expr来指出求值，求值是一个命令，因此用[]括了起来。

LIB_NAME：库的名字，这里使用的恶劣的情况：

DRIVE_CELL：驱动单元，也就是用来模拟驱动输入端的驱动单元，这要选择库中有的单元，比如反相器：

OPERA_CONDITION：这个操作环境也是要填写库里面有的：

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