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SoC 设计广泛采用共享总线式的片上通信，其中的仲裁器是共享总线的关键技术之一。AMBA AXI 总线协议以高性能、高频率的系统设计为目标，适合高带宽、低延迟的系统设计，可以达到高频率的操作而不需要复杂的总线桥，满足众多部件的接口要求，具备高度灵活的互联结构，并且向后兼容 AHB 和 APB 接口。AXI 协议的关键特性总结如下： 多通道单向传输总线，将读/写地址、读数据、写数据、写响应信号在不同的通道中实现传输。 基于 burst 传输，对于一次 burst 传输，只需要主机给出起始地址。 地址/控制和数据阶段分开，地址/...

编者荐语： 很不错的解析！转载，侵删。 以下文章来源于数字IC自修室 ，作者L.L. 数字IC自修室. 分享ic设计经验，rtl，验证，fpga，综合，sta，偏向synopsys eda工具flow，欢迎关注，一起学习，共同进步 1. 请根据下面的设计描述，尽可能多的列出你所能想到的测试点： 一个异...

以下文章来源于达尔闻说 ，作者相量子 达尔闻说. 只讲技术不撩汉的小姐姐妮mo与你相遇达尔闻。这里提供技能培训视频，覆盖各细分领域热门话题，如嵌入式，FPGA，人工智能等。针对不同人群量身定制学习内容，如常用知识点，拆解评测，电赛/智能车/考研等！ 达尔闻求职笔试经，这不仅仅是题，而是你所不知的知识。 本期笔试经解析题目来源vivo2021校招提前批硬件逻辑岗整套题，题目不难，但是考察的点还是蛮多的，从数字电...

本文获权转载，原发表处为https://zhuanlan.zhihu.com/p/140102805 愿帮助同为天坑专业的你！愿帮助还没经历过惨烈校招的你！ 过去的一年是值得纪念的一年，经过自学计算机，自学IC设计，“狂写”SCI（撰写，补实验，投稿，回稿，发表…），秋招，春招，重新毁约，重新签约的洗礼，作为最难毕业季洪流中一员的我，终于可以静下心来了写一篇秋招复盘，来纪念过去的一年，同时希望帮到那些有缘并怀揣梦想的师弟师妹们。废话不多说，直接开撸~ 本文整体构造：offer罗列--个人简介--求职简易复盘（前期打算与准备，瞎学，求职）--个人建议 ...

本期文章目录 ZYNQ | 学习路线 #ZYNQ 点击阅读 ZYNQ 时钟切换中的glitch #时钟切换 #glitch 点击阅读 关于Timing Exception #Design #约束 点击阅读 码农的假期 Verilog有什么奇技淫巧？ #Verilog #ASIC 点击阅读 硅农 基于CORDIC的...

在SoC等芯片设计中，常常会设置多种时钟工作模式，例如正常模式和低功耗模式等，因此在芯片运行过程中常会进行时钟切换，本文使用的方法适合多个时钟源，只是在此只展现了两种时钟源，如下。 如果直接使用简单粗暴的代码进行时钟切换： assign  outclock = select? clk1: clk0; 这种写法是肯定会产生毛刺的，这对整个芯片系统是很危险的，很容易进入亚稳态的情况，系统很容易bug。 如下所示： 对于上述电路结构，代码如下所示：   assign outclock = (clk1 & select) |...

亚稳态 跨时钟域（CDC）的应从对亚稳定性和同步性的基本了解开始。用普通的话来说，亚稳定性是指不稳定的中间状态，但是在此状态下，任何微小的扰动将导致最终状态变为稳定状态，但是并不能保证最终的状态就是设计所期待的状态，换句话就是可能发生传输错误。当应用于数字电路中的触发器时，它表示触发器的输出可能尚未稳定，不确定是否能到最终期望值的状态。触发器进入亚稳态的一种方法是违反了其建立或保持时间。在异步时钟域跨越（CDC）中，其中源时钟和目标时钟没有频率关系，来自源域的信号在驱动目的域的触发器时，无法保证目的域的触发器能够满足建立时间和保持时间。当目的域的触发器的输出变为亚稳态并且在必须再次对其输...

[十四]Cracking Digital VLSI Verification Interview #UVM #验证 #问答 点击阅读 摸鱼范式 手撕FIFO之FPGA硬件逻辑和数字IC中笔试面试常考的FIFO问题 #FPGA笔试面试 #数字IC笔试面试 #同步FIFO #异步FIFO 点击阅读 精进攻城狮 基于FPGA的低延迟实时雷达脉冲压缩处理方法 #FPGA #雷达 点击阅读 FPGA开源工作室 Veril...

这是事件的起因 在SV中覆盖率选项中常常会用到type_option和option进行某些限制，大概如下所示： 这时候常常有type_option和option两种，经过实验验证，大概是如下区别，如有问题，欢迎大佬们留言，不尽感激！ option用于统计覆盖率时，则只会用于个别实例instance，即当option.instance=0时，则打印单个instance的覆盖率不会再把该coverpoint的覆盖率统计在内，但是对于总的所有instance的覆盖率并没有影响，还是会计算该coverpoint的覆盖率。 type...

在Verilog中，代码不规范的case语句经常会导致意外的综合优化或意外的latch。如果未在硅前仿真或门级仿真中发现这些问题，则很容易导致芯片无法正常工作。SystemVerilog 拥有unique关键字和priority关键字，旨在解决上述问题。SystemVerilog中的unique和priority关键字修饰符放在if，case，casez，casex语句之前，如下所示： unique if (expression)   statements else   statements priority case (case_expression)   case_item_1: c...

DUT：     是一个简单的memory。就六个信号，时钟信号clk，复位信号reset（高有效），读使能信号rd_en，写使能信号wr_en，写数据信号wdata，读数据信号rdata。     对于写操作：         address, wr_en和wdata 在同一时钟进行驱动。     对于读操作：         address和rd_en在同一时钟进行驱动，系统在下一时钟出现反应。  //Memory   reg [DATA_WIDTH-1:0] mem [2**ADDR_WIDTH];   //Reset    always @(p...

一文掌握FPGA硬件逻辑和数字IC中笔试面试常考的分频问题 #FPGA #分频 #数字IC和FPGA笔试面试 点击阅读 精进攻城狮 为什么推荐使用XPM？ #FPGA #XPM #IP 点击阅读 科学计算technomania Xilinx面向网络和云加速推出的新产品--Versal Premium FPGA,Xilinx，Versal Premium 点击阅读 FPGA技术联盟 如何拆分包含多个module的...

在AXI中，主要是三种猝发模式，FIXED，INCR，WRAP。前两种比较容易理解，第三种的边界计算如下。 WRAP猝发类似于INCR猝发。在WRAP中，地址将根据SiZE递增，但是达到地址上限时，地址将换到地址下限。 在WRAP地址计算过程中有两个注意事项， 计算WRAP的地址上限 低位地址回旋到WRAP WRAP突发有限制： 起始地址必须与每次传输的大小对齐 突发长度必须为2、4、8或16个传输 计算方式如下： 地址下界： ...