状态保持和恢复方法 给定电源开关结构和隔离策略，可以对逻辑块进行电源门控。但是，除非采用保留策略，否则所有的状态信息都会在模块断电时丢失。为了在上电时恢复它的操作，模块必须从外部源恢复它的状态或从复位条件重新建立它的状态。在任何一种情况下，所需的时间和功耗都是巨大的。 在许多情况下，快速有效地保存和恢复状态的方式是显式保留，该策略可以提供一种更快、更省电的方法，使逻辑块在通电后就完全发挥作用。 保留策略的选取取决于子系统的特性。如果提供新的输入数据，主要由数据流驱动的数字信号处理单元可能能够从复位开始。然而，外设或缓存处理器通常具有足够的剩余状态，以致重新加...

信号隔离 一旦我们解决了开关结构的设计和控制问题，下一个问题就是确定隔离策略。 电源门控区域的每个接口都需要管理。我们需要确保该区域的电源关闭不会导致在任何电源模块的输入中出现短路电流。我们还需要确保下电块的浮点输出不会导致上电块的虚假行为。 电源门控块的输出是最主要的问题，因为它们可能导致其他块的电气或功能问题。电源门控模块的输入通常不是问题--它们可以被上电模块驱动到有效的逻辑值，而不会在下电模块中产生电气(或功能)问题。 信号隔离技术 控制下电模块输出的基本方法是使用隔离单元将输出箝位到一个特定的、合法的值。 ...

总述 本章从前端RTL的角度描述电源门控的设计，该设计的关键部件示意图如图5-1所示。 电源门控的关键包括开关结构的设计和电源门控控制器的设计。我们还需要确定何时何地插入保留寄存器和隔离单元。 开关结构的设计 电源门控的详细CMOS结构与工艺技术高度相关，我们在这里将只考虑开关结构设计的架构方面。 第一个架构问题是对VDD还是VSS电源进行切换，还是两者都需要切换。 关于这个问题已经发表了许多学术论文。一些作者主张使用PMOS控制VDD和用NMOS控制VSS。然而，与栅极串联的两个这样的高阈值电源开关会引起更显著的IR...

多周期路径法 在上篇文章跨时钟域的方法--多周期路径中，图中标红和的方框部分会将脉冲信号转换为电平信号。 在不出现下一次高脉冲信号之前，电平信号会保持不变，当然可能是保持在高电平，也可能是保持在低电平，电平不变的情况下，使用三级触发器同步就可以使得数据最大可能避免亚稳态并得到一个脉冲信号，然后将这个电平信号通过b_ack传递回原时钟域，作为握手确认信号，只有当原时钟域接收到该电平信号并产生脉冲信号以后，才允许进入下一次的信号传输，因此在源时钟域需要有一个状态机控制这两种状态之间的切换，这个状态机的状态很简单，只有两种状态。代码如下。 ...

多周期路径法 前面看过一些同一个大佬的文章，翻译链接如下。 Clifford论文系列--多异步时钟设计的综合及脚本技术（1） Clifford论文系列--多异步时钟设计的综合及脚本技术（2） 今天主要是看到了多周期路径的方法，它主要是用于多比特数据传输，在此单独做个笔记。 下图中显示了在时钟域之间传递的两个编码控制信号。如果这两个编码信号在采样时有偏移，则在接收时钟域中的一个时钟周期内可能会产生错误的解码输出。 这个问题可以使用“多周期路径法(MCP)”来解决。 M...

电源门控设计的原则 电源门控包括有选择性的关闭芯片中的某些块，同时保持其他块的供电。电源门控的目标是通过暂时关闭电源到当前工作模式下不需要的块，以减少泄漏电流。 电源门控最基本的形式，也是长期泄漏功耗最低的形式是在芯片外部开关电源。考虑这个例子：片上CPU有一个专用的片外电源；也就是说，电源只对CPU供电。然后，我们可以关闭这个电源供应，并将CPU的泄漏减少到基本为零。然而，这种方法也需要花费最长的时间和较多的能耗来恢复一个门控模块的电源。 内部电源门控是使用内部开关用于控制电源选择，对于解决短时间内的电源关闭是一个更好的解决方案。 图4-4...

漏电功耗随着每一代CMOS工艺技术的发展而增长。这种泄漏功耗不仅是对电池供电或便携式产品的严重挑战，而且日益成为服务器、路由器和机顶盒等有线设备必须解决的问题。 为了减少芯片的总泄漏功耗，最好增加关闭未使用的模块的机制。这种技术被称为电源门控。 前面从RTL设计的角度描述了电源门控。本章提供了电源门控的概述。接下来的章节将继续描述如何在RTL级别实现电源门控，SALT芯片上使用的电源门控策略，以及电源门控的架构含义。我们关注的是RTL设计者如何在技术独立和可移植的情况下设计电源门控。 动态和泄漏功耗概况 电源门控的基本策略是提供两种功耗模式:低功耗模...

多电压域设计中的时序问题 时钟 在不同的电压域中路由时钟意味着它们必须经过电平转换器。这显然使自动化复杂化了—时钟树综合工具需要了解电平移位器，并自动将它们插入适当的位置。 随着多电压的缩放，时钟分布变得更加复杂。考虑图3-6。在多电压域中，时钟缓冲器有时在0.9V供电，有时在1.1V供电。在什么条件下，我们可以尝试得到相对于时钟在1.2V域存在最小的时钟偏差？ 解决方案是，必须对两种情况同时进行优化和时序分析，以确保两种条件都能满足时间。 在静态电压缩放的情况下，时序分析比单一电压设计没有复杂很多。它仅仅是在不同的电压使得工...

电平转换器 电平转换器—从低到高的电压转换 将逻辑信号从低电源轨驱动到高电压轨上的单元是一个更为关键的问题。欠驱动信号将导致接收端的上升和下降时间变差。这反过来可以导致更高的开关短路电流和降低噪声裕度。缓慢的过渡时间意味着信号在阈值附近停留的时间更长，导致短路电流持续的时间增长。对于时钟树缓冲来说，这变得尤为重要，时钟树缓冲始终是一个挑战，任何跨越电压区域边界的上升和下降时间的变差都会增加时钟偏差。 专门设计的电平转换单元解决了这个问题。它们为高电压域提供快速、全轨信号。它们可以使用设计工具进行正确建模，以实现准确的时序。 电平转换有许多设计技...

上一章讨论的技术是成熟的。工程师使用它们已经有一段时间了，设计工具也支持它们很多年了。在这一章中，我们开始讨论更近期和积极的方法来减少功率：电源门控和自适应电压缩放这两种技术。 这两种技术都不同于改变传统的方法，即在设计中所有(内部)栅使用单一、固定的电源导轨。(许多年来，IO单元在大多数芯片中都有独立的电源供应)。 这种新方法的最基本形式是将芯片的内部逻辑划分为多个电压区域或电源域，每个区域都有自己的电压源。这种方法被称为多电压设计。在现代SoC设计中，不同的块具有不同的性能目标和约束。例如，处理器可能需要以半导体技术允许的最快速度运行。在这种情况下，...

多电压源 由于动态功耗与电压的平方成比例，降低片上的Vdd有助于显著降低功耗。不幸的是，降低电压也增加了设计中的门的延迟。考虑图2-3中的例子。在这里，高速缓存RAM在最高电压下运行，因为它们处于关键的时间路径上。CPU的性能决定了系统的性能，因此CPU需要在高电压下运行。但是它可以在比缓存略低的电压下运行，并且仍然具有由缓存速度决定的CPU子系统的总体性能。芯片的其余部分可以在较低的电压下运行仍然不会影响整个系统的性能。通常，芯片的其余部分运行的频率也比CPU低得多。 因此，系统的每个主要模块都在符合系统时序的最低电压下运行。这种方法可以显著节省功耗。 ...

有许多已经使用了一段时间的功耗降低方法，这些方法都是成熟的技术。本章描述了一些低功耗设计的方法。 时钟门控 芯片中动态功耗的很大一部分是在时钟的配平中消耗的。高达50%以上的动态功耗都浪费在时钟缓冲器中，因为这些缓冲区在系统中有最高的跳变率，时钟缓冲有很多，并且它们通常有很高的驱动强度以最小化时钟延迟。此外，即使输入和输出信号保持不变，接收时钟的触发器也会耗散一些动态功耗。 减少这种功耗最常见的方法是在不需要时钟的时候关闭它们。这种方法被称为时钟门控。现代EDA设计工具支持自动插入时钟门控：它们可以识别电路，并且时钟门控的插入可以不改变逻辑的功能，如...

1.1概述 在过去的二十多年里，复杂芯片的设计经历了一系列的变革。在20世纪80年代出现了基于语言的电路设计与综合。在20世纪90年代，设计复用和IP成为主流设计实践。在过去的几年里，低功耗设计已经开始再次改变设计人员处理复杂SoC设计的方式。 这些变化都是为了应对不断发展的半导体技术所带来的挑战。芯片密度的指数级增长推动了基于语言的电路设计和综合的应用，极大地提高了设计者的工作效率。这种方法使摩尔定律在十年左右的时间里无法发挥作用，但在百万门设计的时代，工程师们发现，为一个新的芯片项目编写新的RTL是存在上限且低效的。导致的结果是IP和设计复用对于相对较小的设计团队设计大型芯片来...

1.5动态功耗与静态功耗之间的矛盾 在过去的15年里，随着半导体技术的发展，Vdd从5V降低到3.3V，从2.5V降低到1.2V。ITRS路线图预测，2008年和2009年高性能设备将使用1.0V，低功耗设备将使用0.8V。 降低Vdd的问题是，它倾向于降低Ids，从而导致晶体管较慢的速度。如果我们忽略速度饱和和其他一些发生在90nm以下的微妙影响，MOSFET的Ids可以近似为: 其中u为载流子迁移率，Cox为栅电容，Vt为阈值电压，Vgs为栅源电压。由此可见，为了保持良好的性能，我们需要在降低Vdd(以及Vgs)的同时降低Vt。然而，降低阈值电压(Vt)会导致亚阈...