本文摘要 前面的章节已经从系统架构师和芯片设计师的角度讨论了低功耗设计。本文从设计复杂IP（如处理器、DSP、USB、PCIE和总线）的工程师的角度介绍低功耗设计。 在我们完成 IP 的架构、设计和封装过程时，我们需要牢记任何可以在芯片IP中实现低功耗设计的技术： • 多 VT • 时钟门控 • 电源门控（内部和/或外部） • 电压调节 对于某些类型的 IP，可能需要对这些功能提供不同类型的支持。 存储块和其他硬 IP 块对低功耗有特殊要求。低功耗存储器通常具有多种模式：正常操作模式、保留模式和断电。在保留模式...

SDC中的坑补全 上次的文章中提到sdc约束有问题的情况 写不好的SDC约束 终于把问题解决了，撒花还愿，特别感谢各位的帮忙及后台留言。 本意是对每级逻辑之间的延迟进行约束，使其固定在一个合理的范围内。 01本质原因是point之间存在交叠： 我在设置sdc约束的时候，是对每级逻辑均设置了max delay的，举个栗子。 我设置了get_ports input到In0的max delay。然后又设置了get_pins logic1/o到In1的max delay，那么就存在一个问题，即log...

#SDC约束中出现的坑 在做综合时，需要对模块内部的小cell进行特定的时序约束，因此需要手写sdc文件，但是在这其中出现了一些自己没想到的情况，记录一下。 这个模块很简单，就是一个逻辑结构再加上一个MUX单元，如下图所示： 本意是对每级逻辑之间的延迟进行约束，使其固定在一个合理的范围内。 01因此首先就写了个最简单的版本： set_max_delay 0.1 -from [get_pins MUX2/In0] -to [get_pins MUX2/In1]  这个设置在综合的时候，是没有问题的，查看综合的log...

读书的时候，书上关于CDC的这块内容，总是分快到慢或者慢到快等情况讨论。然而，在实际设计中，这个时钟关系可能不是很明确的，因为存在DVFS，AVS等机制的影响，或者在设计初期，对于时钟关系本身就是不明确。那么这种情况下，CDC部分怎么实现呢？ 01信号宽度较宽的单bit信号 很简单，直接打两到三拍即可。 02单周期的单bit信号（脉冲信号） 首先我们把需要同步的单比特信号在源时钟域扩展为电平信号，然后将扩展后的高电平信号经过目的时钟域打两拍进行同步，再使用同步后的电平信号产生一个脉冲信号。 如下图所示： 这个方式的短板在于必须...

最近有几个IP需要和验证的同事进行拉通合作，需要他们的帮助，对设计的模块进行验证。 作为新入职场的菜鸟DE，怎么有效尽快的让DV同事get到所有信息，有几点体会。 01文档需要详实有效 一般来说，我们的设计从顶层到底层实现有好几份文档，分为架构级的高层次文档，实现级别的硬件实现文档，软件同事配置所需的编程文档等，这类文档需要详实记录你的设计电路，特别是硬件实现文档，这不仅仅是给DV的同事看的，还是给几个月后的你看的，不要到时候出了bug，DE自己都不知道这个rtl.sv是干嘛的。有效的意思是，当你修改了部分RTL之后，需要同步更新文档，尽可能减少代码和文档对不上的情...

测量和分析 我们在硅上评估了 SALT 项目以了解电源门控和状态保持对泄漏功耗的改进，以及开关结构对功能性能的影响。 图 7-5 显示了对 ARM926EJ CPU 子系统的高速缓存和标准单元逻辑测量的动态和泄漏功率的基本评估，以 10% 的步长将电源从标称值的 110% 降低到 70%名义上的。对于这种 90nm 通用工艺技术，标称电源电压为 1.0V。 测量均在电路板级—在任何封装/键合线/芯片上的 IR 压降和电源门控结构本身之前—因此对于室温下的“典型”硅来说是非常合理的。 CPU 的最坏情况下时序目标频率设计为 300MHz。前三个测量值分别显示了 C...

隔离单元 SALT 项目使用了几种不同的隔离技术。SALT 的初始版本是在有工具支持自动插入隔离单元之前完成的。因此，我们在 RTL 中手动插入了这些单元格。 CPU 和高速缓存之间的接口对时序特别重要，需要仔细设计和时序分析。我们在从 CPU 到缓存的所有输出上放置了隔离单元，但将它们放置在缓存的 VDRAM 区域中。这在 SALT 设计中很方便，因为缓存始终通电，使到隔离单元的电源布线更简单。 VDRAM 区域具有实例化为“通用库单元”的输入隔离单元。这些只是 RTL 包装，可以映射到行为仿真模型或标准单元库“电源管理套件”中特定技术的钳位单元。这种方法提供了从...

SALT 技术演示项目为测试本书中描述的电源门控和状态保持方法提供了一个平台。在本章中，我们将详细介绍该项目的系统设计和 RTL 代码。 SALT 芯片采用 90nm 通用技术实现，包含一个 ARM 处理器、一个 AMBA 总线和一组外设，以及一个 Synopsys USB OTG 数字内核和 PHY。ARM 内核和 USB 内核是独立的电源门控。ARM 内核使用全状态保留；USB 使用部分状态保留。ARM 内核和 USB 都使用Header开关的交换结构；因此，它们切换 VDD 并使用公共接地 (VSS)。 在第一部分中，我们描述了处理器的电源门控设计。图 7-1 显示了 SAL...

外部电源轨开关 外部电源轨开关提供了最佳的长期漏电节省，但引入了显著的开机延迟，以允许电压调节稳定在规格内。 通常只有少数电压轨可以外部切换：每个电源产生(外部)稳压器成本和电路板上的面积—包括实现开关模式电源所需的电感器和电容器。每个电源轨还需要片上电源分配，这会占用面积并使电源规划和物理布局规划复杂化。大多数 SOC 已经至少有三个电源轨： • IO 电源（至少 1.8/2.5/3.3V 中的一个，可能有几个取决于应用） • “常开”的 SOC 核心电源轨 • PLL 的电源轨 • 实时时钟的可选“保持活动”电压供应 添加两个或三个以上的外部开关电...

电源门控与层次结构 芯片架构的可扩展方法是有价值的，因为今天的片上系统设计经常成为后续产品中更大芯片的组件。 为了支持这种可移植性，必须在电源域级别强制执行模块边界。也就是说，一个给定的模块应该属于一个单一的电源域，而不是跨越多个电源域。一些工具和流程支持将RTL流程逐个分配到电源域，但这会导致更复杂的实现和分析。清晰可见的电源门控块的边界是拥有一个清晰的、自上而下的实现和验证流程的关键。 尽管理论上可以在电源门控子系统中任意嵌套电源门控模块，而这些子系统又嵌套在共享的开关电源轨上，但不创建多级电源开关结构具有相当大的好处。电源门控是激进的，并且会增加一些电压降和性能下降。级...

TerosHDL 安利一个vscode的插件，这也是我朋友安利给我的。它叫TerosHDL，这个插件的很多功能其实在许多地方都已经实现了，但是感觉它做了一下集成，对于写Verilog设计，特别是写Hardware design spec我觉得挺不错的。 具体的，完整的操作文档可以通过本文末尾的阅读原文进行查阅。在此我只是贴几个我个人觉得很有用的功能。 看信号的定义 Jump to the definition with Ctrl+Click on the element. 模板生成器 1、打开 Verilog/VHDL 文...

可测试性考虑 电源门控可测试性设计 RTL 设计要求设计人员确保复位的可控性以实现可测试性。所有派生或重新同步的复位（或预设）都从外部可控的主复位控制引脚复用。也就是说，在测试模式下，我们必须能够覆盖系统中的所有复位，并从外部引脚提供主复位。 出于类似的原因，设计人员需要提供电源门控控制网络的可控性。在测试期间，我们需要能够： • 防止扫描测试模式意外切换状态机输出，激活子系统的电源门控。  • 防止扫描测试模式意外触发隔离钳位信号。 • 防止扫描测试模式意外断言恢复和破坏扫描触发器中的数据。 ...

电源门控设计验证--RTL仿真 接下来我们考虑在RTL级验证电源门控电路的问题。这是一个挑战，因为硬件描述语言没有在RTL级别提供描述电源连接的机制。为了模拟电源门控，我们需要扩展Verilog—通过修改代码或使用一组单独的命令来描述电源连接和电源切换。 统一功耗格式(UPF)定义了电源门控的语言格式和仿真语义。UPF标准的大部分内容都涉及到电源门控策略的实施：这方面在第11章实现电源门控中进行了讨论。在这里，我们将仅限讨论仿真电源门控的问题。 EDA公司正在迅速实施UPF并提供自动模拟电源门控的能力。对于那些正在使用不支持UPF的模拟器的人来说，可以通...

电源门控设计 给定电源开关结构、隔离策略和保持策略，我们现在可以设计控制掉电和上电排序的电源控制器。 电源控制顺序 从上面的讨论中，我们提取了以下对无保留寄存器的电源门控的要求。 不带保留寄存器的电源门控： 刷新任何正在进行的总线或者外部操作 在适当的阶段停止时钟，以尽量减少电源门控区域的泄漏 确认隔离控制信号，使所有输出都处于安全状态 确认块复位，以便它在复位条件下上电 ...