写不好的SDC约束

#SDC约束中出现的坑

在做综合时，需要对模块内部的小cell进行特定的时序约束，因此需要手写sdc文件，但是在这其中出现了一些自己没想到的情况，记录一下。

这个模块很简单，就是一个逻辑结构再加上一个MUX单元，如下图所示：

本意是对每级逻辑之间的延迟进行约束，使其固定在一个合理的范围内。

set_max_delay 0.1 -from [get_pins MUX2/In0] -to [get_pins MUX2/In1] 

这个设置在综合的时候，是没有问题的，查看综合的log会显示1，因此理所当然的认为这个设置是成功了。

但是在综合完成以后，我在check timing的时候，发现report_timing -from [get_pins MUX2/In0] -to [get_pins MUX2/In1]  会显示no paths found。

在理解了上述问题之后，我就将start point往前移动了一点点。

set_max_delay 0.1 -from [get_pins logic1/o] -to [get_pins MUX2/In1] 

问题是我在check design的时候，明明就存在路径呀，因此我想它是不是忽略了什么东西，因此再添加了-through。

set_max_delay 0.1 -from [get_pins logic1/o] -through [get_pins logic2/o] -to [get_pins MUX2/In1] 

解决方案是：

set_max_delay 0.1 -from [get_pins logic1/o] -to [get_pins logic2/o]

这个在report_timing的时候就可以看到start point是logic1/o，end point是logic2/o的timing report了。

我到现在都不是很能理解，04可以但是03,02的解决方案就不行...

这篇文章的意思是，我们在设置了sdc以后，综合不出现error不代表约束就真正约束好了，还是需要各种check timing，特别需要注意这种根本就没约上的情况。

此外，希望有懂sdc的小伙伴能帮我解决这个疑惑，讨论区留言即可，十分感谢！