奥利给🤐

异步FIFO的原理在这里不做赘述，有需要移步知乎，说几个提交过程中遇到的问题： 指针变换为格雷码之后，此格雷码属于异步时钟域中的组合逻辑，所以第一步必须在本时钟域进行同步（此步骤是错的，会导致FIFO的空满判断错误，原则上写时钟域写指针实时。读时钟域读指针实时），然后再进行常规CDC处理，从而判断空满时也是源时钟域中的信号和目的时钟域中的同步信号进行比较。 注意题目给的双口RAM模块写和读操作是没有判断空满标志的，因此给此模块输入的时候一定是将空满判断之后的信号输入。 `timescale 1ns/1ns /***************************************R...

首先确定小数分频的频率成分，以8.7为例，表示87个周期中有10个脉冲信号，87/10=8...7，因此需要9分频时钟7个和8分频时钟(10-7)个（数学推导不再赘述，可移步知乎）。 我的设计中为了功耗更低，大周期计数器改为计数分频后时钟的脉冲个数。 `timescale 1ns/1ns module div_M_N( input wire clk_in, input wire rst, output wire clk_out ); //parameter parameter M_N = 8'd87; parameter c89 = 8'd24; // ...

用144bit位移寄存器实现，整理清楚循环，每三次一个循环，第一次移位6次（全部更新），第二次移位5次（留一个旧的，下次需要低2byte），第三次移位5次（留一个旧的，下次需要低1byte），然后循环。 `timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); /...

测试用例data_out随输入改变，题目没有画完整 ready_a 有效在valid_b无效或ready_b有效时，才能保证不会浪费下一级握手的哪一个周期时间。（即与下一级握手的周期也完成了与上一级的握手） `timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , output ready_a , output reg vali...

注意点： 1.ready_a信号是寄存器类型，有复位，不是恒高电平。（和计数条件有关） 2.data_b无效时保持结果不变。 `timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); //defination reg [2 : 0] c...

1.移位寄存器+上升沿检测电路（寄存器保持目标结果可能是好几个周期） `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output match ); //parameter parameter N = 4; //defination reg [N - 1 : 0] SR; wire match_0; reg match_r; //output alway...

刚投完简历，平头哥有素质测评。