交流下11月1号到4号zeku 芯动科技 寒武纪 海思 联发科

只考虑留在西安，已经签了兆易创新的pmu部门，方向感觉不是很好，偏模拟。寒武纪过两周可能发offer，芯片部门做soc，方向比较好，比较好跳槽，薪资应该比兆易创新多5w，唯一纠结在不知道寒武纪能挺几年，风险感觉很大。求各位老哥老姐给个建议，有必要毁约去吗？

pmu数字方向发展有啥说法 引流 #秋招# #校招# #提前批# #面经# #兆易创新# #zeku# #芯动科技#

项目八股只用异或门搭建二选一数据选择器（逻辑表达式变形）STA路径volation分析，如何解决，尽量可以发散思维，讲讲所有可能的优化方案。很好的面试体验。

base 西安项目fifo深度怎么考虑spi时序ahb时序，slave两个hready信号区别异步fifo，source端频率很快会出错吗？(不会，destination上升沿采样对于看的是source中相邻两个码形)门控时钟（或门和与门）时序约束input delay哪条路径 multicycle path情况axi lite 和axi区别4k边界单bit跨时钟域，左侧时钟脉冲相邻太近怎么办（fifo）hold violation情景（combined logic过大或skew过小）axi master到slaver怎么流水线？（不会）反问

接到面试的base都哪里的？分享下

自我介绍介绍项目slice的结构spi三线四线时序对ddr的理解gt接口项目中遇到棘手的问题写入flash的是什么文件（bin）对fpga和ic看法反问 一周内反馈结果

base西安 数字ic 新业务发展部 共两面，第一面技术面，第二面主管+hr，主管会问技术问题。

base西安 一面ic flow;apb ahb时序，(apb单次传输，第一个周期置位控制总线和地址总线，selx和penable，第二个周期把data放在总线，等待slaver pready的返回。ahb支持burst，其中每笔transfer先置位控制信号和地址信号，根据hready的返回和htrans和更新地址，第二个周期把data放在总线上，等待hready的返回以及控制地址信号的更新)；ahb比apb高性能提现在burst操作和流水线transfer。axi高性能提现在？outstanding能力，高效利用总线；通道分离，全双工；4k边界？（防止一个burst访问多个slaver）;...

奥利给😄

对  海思西研所  数字ic设计  有意向，想留西安，想问问内部消息，做的东西不会很边缘吧？发展前景怎么样？会不会只是做螺丝钉，业务能力提升快不快？

暑期实习会不会和提前批冲突？怎么说？

海思笔试一周了还没消息，平头哥投了一个月都没消息，联发科明天笔试，zeku前天刚投，慌的一。大伙儿都投哪些公司了，有没有稳点的，秋招前起码搞个项目经历啊。

3.22考完笔试，现在都没消息，是不是凉了啊😅