芯动科技 ic设计二面 8.22

base 西安
项目
fifo深度怎么考虑
spi时序
ahb时序，slave两个hready信号区别
异步fifo，source端频率很快会出错吗？(不会，destination上升沿采样对于看的是source中相邻两个码形)
门控时钟（或门和与门）
时序约束input delay哪条路径 multicycle path情况
axi lite 和axi区别
4k边界
单bit跨时钟域，左侧时钟脉冲相邻太近怎么办（fifo）
hold violation情景（combined logic过大或skew过小）
axi master到slaver怎么流水线？（不会）
反问#秋招##面经##芯动科技#