//首先要找到奇数偶数周期数 用二元二次方程计算 //用俩个计数器 一个算周期内部 一个计算总周期 //clk_out_r <= clk_cnt<=((div_e>>2)+1); 第一个是非阻塞赋值 第二个是判断小于等于 `timescale 1ns/1ns module div_M_N( input wire clk_in, input wire rst, output wire clk_out ); parameter M_N = 8'd87; parameter c89 = 8'd24; // 8/9时钟切换...

//cnt及时返回0 `timescale 1ns/1ns module seller2( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire sel , output reg out1, output reg out2, output reg out3 ); //*************code***********// reg[2:0] cnt; always@(posedge d1) cnt <= cnt + 1; always@...

//注意一旦存储数据大于等于3 置零 `timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); //*************code***********// reg [3:0] da; always@(posedge clk or negedge rst)begin if(!rst) da<=0; else ...

`timescale 1ns/1ns module width_8to12( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [11:0] data_out ); reg [7:0]data_lock; reg [1:0]cnt; always@(posedge clk or negedge rst_n)begin if(!rst_n) ...

//非整数倍拼接取最小公倍数 拼的时候一定注意高位与低位 `timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); reg [3:0]cnt; reg [127:0] data; always@(posedge clk or negedge rst_n)begin if...

//感觉有问题 很奇怪 `timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , output ready_a , output reg valid_b , output reg [9:0] data_out ); reg [1:0] data_cnt; assign ready_a = !valid_b | rea...

//这道题主要是观察时序 `timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [5:0] data; reg [2:0]cnt; always@(posedge clk or negedge rst_n)begin if(!rst_n)b...

//一个用cnt计数 一个是用flag判断 需要 `timescale 1ns/1ns module signal_generator( input clk, input rst_n, input [1:0] wave_choise, output reg [4:0]wave ); reg [4:0]cnt; always@(posedge clk or negedge rst_n) begin if(!rst_n) cnt<=0; else begin if(wave_choise==0) begin if (cnt&gt...

//又是打一拍{ram[2:0],data}==4'b0110 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [3:0]ram; always@(posedge clk or negedge rst_n )begin if(!rst_n) ram<=0; else if(data_valid) ram<={ram[2:0],data}; else if (!data_valid...

//打六拍 用cnt表示 //match延迟一拍确定 所以不能用前面的a_tem得用{a_tem[4:0],data} `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); reg [5:0]a_tem; reg[2:0]cnt; always@(posedge clk or negedge rst_n)begin if(!rst_n) a_tem<=0; else a_t...

//序列缓存对比法 用首尾有效数字判断 或者casez `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0]a_tem; always@(posedge clk or negedge rst_n)begin if(!rst_n) a_tem<=0; else a_tem<={a_tem[7:0],a}; end always@(posedge clk or negedge rst_n)begin ...

//移位寄存器 a_tem <= {a_tem[6:0],a}; // 状态机 提前预设parameter `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [7:0]a_tem; always@(posedge clk or negedge rst_n)begin if(!rst_n) a_tem<=0; else a_tem<={a_tem[6:0],a}; end always@(posedg...

//打一拍即可 `timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg a_temp0; always@(posedge clk or negedge rst_n) if(!rst_n)begin a_temp0<=0; end else begin a_temp0<=a; end always@(posedge clk or negedge rst_n)begin i...

//代码中不给中间或者输入变量需要我们自己建 `timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output wire Y ); reg q0,q1; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin q0<=0; q1<=0;en...