有没有上海海思HR啊 求捞之前成都site的上海海思HR联系过就没下文了因为还是回江浙 长三角地区

//打俩拍 `timescale 1ns/1ns module ali16( input clk, input rst_n, input d, output reg dout ); //*************code***********// reg rst_n0,rst_n1; always@(posedge clk or negedge rst_n) if(!rst_n) {rst_n0,rst_n1}<=0; else {rst_n0,rst_n1}<={rst_n,rst_n0}; always@(posedge clk or negedge rst_n1) if...

`timescale 1ns/1ns module huawei8//四位超前进位加法器 ( input wire [3:0]A, input wire [3:0]B, output wire [4:0]OUT ); //*************code***********// wire [3:0] P; wire [3:0] G; wire [3:0] F; wire [4:1] C; CLA_4 cla(.P(P),.G(G),.C_in(0),.Ci(C),.Gm(),.Pm()); Add1 a0(.a(A[0]),.b(B[0]),.C_in(0),.f(F[0]),....

//用DFF来做通过在每个时钟源的选择路径中插入一个负边沿触发的D触发器，可以确保时钟在高电平时，输出保持不变。 通过这种反馈的方式使得在时钟切换时需要等待当前时钟取消选择，从而避免毛刺的产生。 `timescale 1ns/1ns module huawei6( input wire clk0 , input wire clk1 , input wire rst , input wire sel , output reg clk_out ); //*************code***********// reg q0,q1; always@(negedg...

`timescale 1ns/1ns module huawei5( input wire clk , input wire rst , input wire [3:0]d , output wire valid_in , output wire dout ); //*************code***********// reg [3:0]q; reg [1:0]cnt; reg rst_n; assign dout=q[3]; assign valid_in=(cnt==0&rst_n==1)?1:0; always@(posedge clk o...

//cnt 做减法 //交通灯还是用状态机来做 提前给状态赋值,可以取指示灯信号变化的上升沿作为状态转移的触发条件 //考虑取信号上升沿和重置计数器数值所需要的时间，将指示灯延迟一个时钟输出可以实现信号灯颜色和倒计时的对应。 `timescale 1ns/1ns module triffic_light ( input rst_n, //异位复位信号，低电平有效 input clk, //时钟信号 input pass_request, output wire[7:0]clock, output reg red, outpu...

//temp 一定给out的位宽 也就是俩倍 //打一拍输出 `timescale 1ns/1ns module multi_pipe#( parameter size = 4 )( input clk , input rst_n , input [size-1:0] mul_a , input [size-1:0] mul_b , output reg [size*2-1:0] mul_out ); wire [size*2-1:0]temp0; wire [size*2-1:0]temp1; wire [s...

//Q<={~Q[0],Q[3:1]}; `timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); parameter s0=4'b0000,s1=4'b1000,s2=4'b1100,s3=4'b1110,s4=4'b1111, s5=0111,s6=4'b0011,s7=4'b0001; reg [3:0] state; reg [3:0] next_state...

//深度是128 ram【127：0】 adder【$clog(depth)] //有一个复位时候，必须吧ram每一位都置0 integer i; always@(posedge clk or negedge rst) begin if(!rst) begin for(i=0;i<128;i=i+1) begin num[i]<=0; end `timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]add...

//还是得看一下时序 `timescale 1ns/1ns module count_module( input clk, input rst_n, input set, input [3:0] set_num, output reg [3:0]number, output reg zero ); reg [3:0]num; always@(posedge clk or negedge rst_n) begin if(!rst_n) num<=0; else if(set) num<=set_num; else num<=num=...

//gray俩个时钟周期改变一次 需要进位 [3:0]->[4:0] //gray赋值需要用@（*） //gray_out<=cnt[4:1]^(cnt[4:1]>>1); `timescale 1ns/1ns module gray_counter( input clk, input rst_n, output reg [3:0] gray_out ); reg [4:0]cnt; always@(posedge clk or negedge rst_n)begin if(!rst_n) cnt<=0; else cnt&l...

//$clog2(DEPTH) 取位宽 //主要是注意address以及cnt `timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [W...

//这个很难 着重看一下 `timescale 1ns/1ns /***************************************RAM*****************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata ...

`timescale 1ns/1ns module fsm2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter s0=0,s1=1,s2=2,s3=3,s4=4; reg [2:0]state,next_state; always@(posedge clk or negedge rst)begin if(!rst)begin state<=s0; end else begin state<...