//看清楚使能端信号以及输出端高低电平输出 `timescale 1ns/1ns module decoder_38( input E1_n , input E2_n , input E3 , input A0 , input A1 , input A2 , output wire Y0_n , output wire Y1...

//一定记住高位在前 这儿A最高 应该之前一直赋值为0 //这儿给了if else与case 复合 `timescale 1ns/1ns module decoder_38( input E , input A0 , input A1 , input A2 , output reg Y0n , output reg Y1n , output reg Y2n ...

//优雅 实在是优雅 `timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); reg [2:0] Y_r; reg GS_r, EO_r; always@(*) begin casez({EI, I})...

//没必要复杂化 `timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always @(*)begin casex(I_n) 9'b111111111 : Y_n = 4'b1111; 9'b0xxxxxxxx : Y_n = 4'b0110; 9'b10xxxxxxx : Y_n = 4'b0111; 9'b110xxxxxx : Y_n = 4'b1000; ...

//高位低位一定要分清 `timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always@(*)begin casez(I_n) 9'b111111111:Y_n=4'b1111; 9'b0????????:Y_n=4'b0110; 9'b10???????:Y_n=4'b0111; 9'b110??????:Y_n=4'b1000; 9'b1110?????:Y_n=4'b1001; 9'b11110????:Y...