1、设计思路 2、设计过程中遇到的一些问题 3、verilog代码和仿真文件 1、设计思路 关键的点：读写控制信号的生成、读写地址、状态产生。 （1）读控制（ren）、写控制（wen）的生成：当外部输入的wr_en=1且full=0时，也就是外部让你写且你的fifo现在没有写满的情况下，你就可以对fifo进行写操作。用verilog表示即为 wen=!full&&wr_en; 读控制同理：ren=(!empty)&&rd_en; （2）读地址（raddr）、写地址（waddr） 这块比较简单，时钟上升沿到来了且读使能（ren）或者写使能（wen）有...

1、 AHB是两级流水线 先地址和再数据，单周期操作 相关问题：AHB是流水的吗？是几级流水？如果这一拍是地址且有数据，那么下一拍地址能改吗？ 两级流水，先地址再数据。下一拍只要Hready有效，地址就可以改。（考察AHB的单周期传输） 2、Burst传输 Burst用通俗的语言就是一次发一串数据，那么这一串数据的具体形式由Burst[2:0]和Hsize[2:0]有关；Burst分为回环（wrap）和增量（incr），增量相对于回环要简单一些。 （1） 比如Burst为INCR4，那么就是这一串数据有4个数（INCR4决定的），数据与数据之间的地址关系就是Hsize决定的，如果Hsize=...

1、常规的8-3编码器（一次输入只有一个1） //8-3编码器：常规8-3编码器，每次的输入只有1个1，编码输出结果为1所处的位置 module encoder( input D0, input D1, input D2, input D3, input D4, input D5, input D6, input D7, output reg [2:0]Q2Q1Q0 ); always@(*)begin Q2Q1Q0=0; case(1'b1) D0:Q2Q1Q0=3'b000; D1:Q2Q1Q0=3'b001; D2:Q2Q1Q0=3'b010; D3:Q2Q1Q0=3'b01...

岗位：数字IC设计（多媒体方向） 寒武纪一面（8.25） 1、 自我介绍，说一下自己的获奖情况还有成绩，项目。 2、 提问，FPGA和ASIC区别 3、 你的项目中有没有垮时钟域？ 4、 如果有两个大模块，分别综合，你要怎么保证时序？也就是怎么设置约束 是input delay 和output delay 还让我解释input delay和 output delay的含义。 5、 项目资源使用情况 BRAM主要用在什么地方？FF是用在什么地方 6、 综合和实现的区别 我说综合就是将RTL代码转换成门级网表，实现就是布局布线，但是面试官说实现不仅仅是布局布线，还有其他方面？ 应该是指静态时序分析...

2021.08.11 奥比中光一面 1、 问了AHB、PCIE、DMA、Uart（都是简历上写了的）; 按个讲！ DMA我是把自己项目中的和SOC里的DMA都讲了一下。 2、 让讲项目： （1）讲数据流向 （2）讲项目的功能、帧的字段； （3）讲时间同步 时间同步我感觉我没讲好，需要好好理一下。 项目久了就会生疏，可以复习一下项目。 3、让我问问题 8.19 奥比中光二面（HR面） 1、 你觉得你的一面怎么样？ 2、 为什么想来深圳，为什么想来奥比 3、 你怎么看待加班 4、 你怎么选公司的，主要考虑哪些因素 5、 你目前有哪些offer？ 6、 你的期待薪资 7、 让你有成就感的事情 8、...

2021.08.20 地平线一面 牛客网投递，面试时间1小时5分钟 1、上来就问项目，聊了至少半小时，讲我项目中的协议 2、让我挑一个模块给他讲，我是怎么写的 3、仿真和板级调试 4、你对仿真器有研究吗 5、亚稳态和降低亚稳态的方法 6、垮时钟域 7、格雷码的作用 8、你了解验证吗？你对验证的理解？什么是验证方法学？ 9、你对PCIE的了解 10、阻塞和非阻塞的区别 2021.09.04地平线二面 面试官说我跟他们的岗位不是很匹配，要给我转岗，我婉言拒绝了。面试7分钟结束。

写给以后秋招的兄弟姐妹们：联发科面试一定要早一点投！ （1）投实习：如果你准备好了，建议你投实习！因为实习面试过了，我们今年在秋招的时候是可以直通终面HR面的。 （2）投提前批：正式批基本没有多少机会了。所以大家一定要早点准备秋招！ 2021.08.30联发科一面 哎这个面试我要好好反省一下我自己，竟然记错面试时间，人家通知我的是9:30-10:30，我记成10:30再开始。以后不许再犯这种低级的错误了！ 1、 自我介绍； 2、 共享屏幕讲项目；幸好我已经把框图重新弄了一下，让面试官能够清楚的看到模块之间关系。问题主要是围绕着项目展开的。 3、 问了我遇到的难点 4、 问我怎么进行时序优化的...

8.27平头哥一面 1、自我介绍后，让我屏幕共享根据项目框图讲项目 2、 主要问了频率，为啥这样设置频率？ 3、 项目中的垮时钟域 4、 问了我常规的跨时钟域的方法 5、 问我fifo最小深度怎么求，我回答了一个公式，还有我对这个公式的理解。面试官说怎么每个人都这么回答，然后让我思考一个问题： 非满就写，非空就读，没有突发长度，这个时候fifo深度应该怎么设置？ 6、 还问了项目中时间怎么同步，初始时间怎么获取等等项目内容。 7、 还问了时序怎么优化的？

zeku一面（同学提供的） 1、多比特跨时钟域； 多路选择器电路图，门控时钟，哪种好为什么； 2、异步fifo约束； 3、五级流水线； 4、流水线握手； 5、Amba总线; 6、了解cpu吗; 7、你觉得你的项目和soc有什么相关的部分; 8、动态功耗有什么;

2021.07.22禾赛提前批一面面经 1.LUTRAM的意思 2.LUTRAM和block RAM的区别 3.时序约束和时序优化 4.跨时钟域 5.为什么不能多bit采用同步寄存器打两拍 关于这一点，我后面更新一个我的理解。 6.场景题：100M系统时钟，输入数据位宽为16，一直持续输入，延迟1s再发送出去，应该怎么做到延时1s再发送出去呢？

2021.08.21 小米一面 面试时间：40分钟 1、自我介绍 2、时间路径走向、时序约束是什么样的，对skew的认识 时钟路径走向其实是问的BUFG这些内容 3、kin7 具体的型号 4、资源占用率 5、同步复位和异步复位、同步复位异步释放 让我说同步复位异步释放的代码怎么写 6、 对DMA的认识 7、 你是怎么写仿真的，怎么保证代码功能是正确的呢？ 8、 你对SOC的了解，对AMBA的了解，选一个讲讲（我讲的是AHB） 9、 你觉得你的性格优缺点是啥 10、 你对996和内卷的认识 11、让我提问题 2021.08.26小米二面 1、问我PCIE的带宽 2、问我DMA哪里的跨时钟域怎么...

2021.09.03芯海线下面试 一面： 先自我介绍，然后开始问问题： 1、画项目框图，讲项目 2、问我CRC16和CRC24的区别 应该是CRC24的稳定性更好，有点忘记那个意思了，一会问问问 3、 画帧结构 4、 将状态机的三段式的区别 5、 将FPGA设计和IC设计流程的区别 6、 问我为什么要选择数字IC设计而不是FPGA开发 7、 还问了一些其他问题，有点忘记了 8、 让我提问 二面： 也是先自我介绍，然后开始问问题： 二面就是看你的性格，怎么选择一个公司，讲让你最温馨的一件事、问你的成绩、你未来的职业规划等等，面试官很nice！ 我另外一个同学二面还是问的技术，这个感觉很分面试官...

2021.08.05诺瓦科技一面 自我介绍完后讲项目，面试官提问如下： 1、 时间窗口宽度（精度是5us）。 2、 时间同步算法 3、 资源占用率 4、 跨时钟域的常用方法 5、 约束文件写了哪些 6、 IC设计的流程 7、 你觉得你在哪些方面有欠缺？ 除了问项目外，约束、静态时序分析、垮时钟域问题基本上每次面试都会问 项目的高频问点：（1）时钟同步（2）数据流向（3）帧格式，帧头部 8、自己提问 8.24诺瓦二面 1、 自我介绍和简短的介绍项目 2、 你性格上的优缺点 3、 你认为怎么才能称为一个优秀的设计工程师？ 4、 你怎么看待验证和设计的 5、 你怎么选择公司的 6、 板级调试中遇到...

最近注册了一个公众号“IC媛”，打算秋招结束后，陆陆续续上传我和小姐妹在秋招过程中如何准备，面试过程中的面经以及踩得坑等内容，欢迎大家关注呀！ 另外我们还申请了一个qq群：672607418。也欢迎大家进群交流呀！ 尽请期待！