约束文件怎么写： Vivado中的xdc是基于Synopsys的设计约束（SDC），同时也是Xilinx专有的物理约束。 我这次主要用到时钟约束和引脚约束，两者都有文本设置和GUI设置。具体的实现过程，可以看《Xilinx FPGA权威设置指南》 时钟约束和I/O管脚约束： （1）时钟约束 set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets sys_clk] set_property PACKAGE_PIN J8 [get_ports {sys_clk_p[0]}] 如果由普通的IO管脚驱动全局时钟资源，比如bufg或者mmcm，则CLOCK_...

1、先看看常问的问题 1.1简单叙述阻塞赋值和非阻塞赋值的区别： (1)阻塞赋值（=）必须是阻塞赋值完成后，才进行下一条语句的执行；赋值一旦完成，等号左边的变量值立即变化。在同一个块中，非阻塞赋值表达式的书写顺序不影响赋值的结果。硬件没有对应的电路。（要点为串行，立即生效） （2）非阻塞赋值（<=），在赋值开始时计算表达式右边的值，在本次仿真周期结束时才更新被赋值变量，即赋值不是立即生效的；非阻塞赋值允许块中其他语句同时执行。在同一个块中，非阻塞赋值表达式的书写顺序不影响赋值的结果。硬件有对应的电路。 （要点：并行，不是立即生效，同时执行） 1.2具体例子：移位寄存器 （1）阻塞赋值按照...

一、ASIC基本开发流程 详细解释 详细解释来源于**《高级ASIC芯片综合》** 1、综合：从RTL级到门级网表的转换，综合工具：Synopsys 的DC（design compiler），DC内建静态时序分析机，可以进行模块级静态时序分析。 2、静态时序分析工具：Synopsys 的PrimeTime，对整个设计布图前的静态时序分析。 3、形式验证：将RTL和综合后的网表进行对比。常用工具：Synopsys的Formality 设计可以用三个抽象层次来表示：行为级、寄存器传输级（RTL）、结构级 门级网表就是结果级别的，RTL代码就是寄存器传输级别的，更高级一点的描述行为的就是行为级的...

Fifo分为同步fifo和异步fifo。同步fifo是指读写时钟是同一个时钟，异步fifo是指读写时钟不是同一个时钟。不管事同步fifo还是异步fifo都能起到数据缓存的作用。Fifo有一个特征：地址是顺序+1的。 1、异步框图 图片来源于《FPGA深度解析》 2、原理： 异步fifo的设计思想：核心是状态信号的产生和跨时钟域的转换及同步 异步fifo如上图所示，主要包含写控制逻辑、写地址、状态产生、读控制逻辑产生、读地址、格雷码同步。其中状态产生分为空信号、将空信号、满信号、将满信号。格雷码同步分为写地址格雷码从写时钟域到读时钟域的同步、读地址格雷码从读时钟域到写时钟域的同步。 （1）格雷...

说明：以下信息来源于维基百科 https://en.wikipedia.org/wiki/Time-Triggered_Protocol 时间触发协议（TTP）是用于控制系统的开放式计算机网络协议。它被设计为用于车辆和工业应用的时间触发现场总线。 并在 2011 年标准化为SAE AS6003 （TTP 通信协议）。TTP控制器（AS8202） 在商业DAL A航空应用、发电、环境和飞行控制方面累积了超过 5 亿个飞行小时。TTP用于FADEC和模块化航空航天控制以及飞行计算机。此外，在SIL4铁路信号应用中，TTP设备累计运行时间超过10亿小时。 1、历史 TTP 最初是在 1980 年代...

时序分析是数字IC设计过程中不可避免的一步，其中对建立时间和保持时间的计算也尤为重要。 1、首先认识时序分析中经常用到的参数 Launch edge、Latch edge、Tsu、Thd、Slack、Tcq、Td、Trecovery、Tremoval、Jitter、Skew、Clock uncertainty。 （1） Launch edge和Latch edge Launch edge代表本次时序分析数据打出的时间点；Latch edge代表时序分析的终点。 Tcq：clock to q延时的代写，这里的q是寄存器的输出，c是寄存器的时钟输入端。 Tcq是当时钟上升沿锁存住寄存器输入端的数...

1、首先要学会看vivado中的时序报告 Vivado时序报告中涉及到的参数： 1）setup建立 WNS（Worst negative Slack）：最坏负松弛，所有时序路径上的最坏松弛，用于分析最大延迟。WNS为负数的时候表示有问题，为正时表示没有冲突。 TNS(Total Negative slack)：总的负松弛，当只考虑每个时序路径端点最坏的冲突时，所有WNS的和。当满足所有的时序约束时，为0ns；否则，有冲突时，为负数。 Number of Failing Endpoints（失败端点的个数）：有冲突（WNS<0ns）的端点总个数。 2)hold Worst Hold Sl...

1、要求 实现序列检测，检测到1101，有效信号data_valid为1，否则为0. 2、实现代码： （1）moore型 输出只和输入有关系 `timescale 1ns / 1ps // // Company: // Engineer: // // Create Date: 2021/06/02 19:47:19 // Design Name: // Module Name: moore_sequence_check // Project Name: // Target Devices: // Tool Versions: // Description: // // De...

首先了解什么是crc校验 该图片内容来源于《无线通信FPGA设计》 在CRC运算过程中会使用到模2除法运算。模2运算是一种二进制运算法则，与四则运算相同，模2运算也包括模2加、模2减、模2乘、模2除四种运算。模2运算用“+”表示加法运算，用“-”、“×”或“.”、“/”分别表示减法、乘法和除法运算。与普通四则运算法则不同的是，模2加法是不带进位的二进制加法运算，模2减法是不带借位的二进制减法运算。同时，模2乘法在累加中间结果时采用的是模2加法运算；模2除法求商过程中余数减除数采用的是模2减法运算。因此，两个二进制数进行模2加减法运算时，相当于两个二进制数进行按位异或运算，每一位的结果只与两个...

1、题目要求 按下述规则，设计一个十字交叉路口的四向（为表述方便，简化为东西向和南北向）交通信号灯控制器。 a. 同一直线上的道路使用相同的交通信号，切不考虑左转/右转及行人指示灯。 b. 道路上的装置能检测到距路口150m以内是否有车辆要通行。 c. 如东西向道路上有车辆要通行，而当前绿灯已分配给南北向： 如南北向仍持续有车辆要通行，则15秒后强制将绿灯切换给东西向道路； 如南北向已经没有车辆要通行了，则下一秒即可提前将绿灯切换给东西向道路。 绿灯一旦切换给东西向道路后，将一直保持，直到南北向有车辆要通行，此时按照前述相同的逻辑，一定时间后将绿灯切换给南北向道路。 d. 信号灯改变的顺序为：...

1、题目 模块持续每拍并行输入2bit数，请实现对(1011001)2的序列检测功能，输入数据的顺序为高位2bit先输入，当检测到该序列时，输出一拍高电平脉冲信号。请用Verilog完整描述该模块。 2、状态机 我设计的是一个mealy状态机 3、veriloig代码 `timescale 1ns / 1ps // // Company: // Engineer: // // Create Date: 2021/06/10 09:21:26 // Design Name: // Module Name: sequence_check_2bit // Project Name: /...

1、题目 已知R1= R2 = R3 = R4 = R5 = R6 = R,下图从电源两端向右看去的等效电阻为多少欧？ 答案：2欧 2、解析 解法1：R4两端电路对称，可视为等电势点，去掉R4情况不变，化简就是2R 解法2： 3、等效电阻的求解 http://m.elecfans.com/article/640051.html 这个链接讲得很详细

降低功率消耗的低功耗技术：频率改变、门控时钟、功率阱隔离等 功率控制方法从整体上划分为两类：一类是本地硬件级别的，另一类是系统级别的。 第一类方法在本地硬件层面上，需要找到各种可能的方法并加一车车、验证和分析，最大限度地降低其功耗。这类方法通常称为功率降低或功率降低方法。典型的功率降低方法有：本地门控时钟技术、本地低主频、宽数据总线技术。 第二类方法涉及操作系统、软件、处理器、芯片组、存储器、I/O设备管理，以一种相互作用、相互协调的方式进行，通常称为功率管理。典型的方法：改变系统状态（S3、S4）进行功率管理，如进入S3状态的时候，除了RAM，所有I/o和cpu都被断电，这也被称为PC的睡眠...

调试心得：1、vivado中implement的时候报错显示多驱动的时候，可能是在多个always块中对同一个变量赋值。 2、 时序报错的时候，出来垮时钟域需要set false，不进行静态时序分析外，差分时钟中也需要set false，具体如下： 约束文件里加以下语句 时序报告就是对的了。这点容易忽略，写下来记着。