Verilog中建模行为 以下内容来源于《Verilog数字系统设计教程》 Task和function分别用来定义任务和函数，利用任务和函数可以把一个很大的程序模块分解为许多较小的任务和函数便于理解和调试，即增强了代码的可读性和可维护性。 Function和task说明语句的不同点： （1）函数只能和主模块共用同一个仿真时间单位，而任务可以自己定义自己的仿真时间单位。 （2）函数不能启动任务，但是任务可以能启动其他任务和函数。 （3）函数至少要有一个输入变量，而任务可以没有或者有多个任何类型的变量。 （4）函数返回一个值，而任务则不返回值。 （5） 任务可以有任意多个输入、输入输出inout、...

以下内容来源于《Verilog数字系统设计教程》 $display $write $monitor $strobe d u m p v a r s dumpvars dumpvarsdumpon $dumpoff $dumpall $dumpfile f o p e n fopen fopenfdisplay $fmonitor f w r i t e fwrite fwritefstrobe Verilog HDL语言***有以下一些系统函数和任务： $bitstoreal, $rtoi, $display, $setup, $finish, $skew, $hold, $setup...

1、定义 （1）定点数：一个数的小数点的位置是固定不变的。定点化是一种对数据表示格式的认为约定，乘法过程不关心具体的数值表示方式，尽管同样位宽的数有可能有不同的定点化表示格式，但是乘法规则是一样的，乘法的过程都视为整数处理。 （2）浮点数：一个数的小数点的位置是浮动的，是可变的。 2、有符号数和无符号数的取值范围 3、定点化运算法则（乘法和加法） 小结： 对于加法而言，没有有符号数、无符号数的声明，进行加法的时候只需要按符号位扩展和小数位对齐即可。 从运算法则可以看出，每进行一次加法或者乘法后，结果的位宽都会增加。如果是加法，则位宽至少增加1；如果是乘法，则位宽为两个操作数的和。 根...

中兴提前批面试2021.07.20 一面 1.自我介绍 2.画项目框图，介绍项目 3.时间同步，项目中的问题，面试官建议参考1588调试 4.你项目中有PCIE，PCIE是怎么工作的 5.板级调试遇到了什么问题 6.你想去成都和西安 7、主频是多少，时序有没有违例，时序报告WNS是多少？ 8.你有什么问题 综合面 1.自我介绍 2.你的首选地方是成都其次是西安哈 3.你期望薪资 4.愿意加班吗？ 5.你这个美赛，职责是啥 6.你的英语六级 7.你的家乡在哪里 8.你愿意接受调剂吗？去后端，时序分析，布局布线 9.研究生成绩 10.你的论文是什么时候发的 11.你担任过什么班干部职位吗？ 12...

最近一直在下板调试项目，有一点心得，想要记录一下。 1.下板之前明明已经仿真通过了了，为啥下板的时候还有问题？ 才开始我抱着侥幸的心理，一直debug抓信号看现象，没有去实质性得分析具体原因，就一直浮在表面。这是不可取的，debug抓信号是肯定需要的，但是一定要根据现象去分析原因，尽快把问题定位出来。 2.一般问题会出现在哪里呢？ 这需要分析modelsim仿真和实际下班的区别了！我觉得最大的区别在于输入，仿真的输入是自己给的，是一种比较理想的情况，下板调试的输入是实际的外部输入，这两者是会存在差异的。 3.感觉debug没有仿真好分析问题？ 因为debug抓的信号只是触发条件那一段的，长度...

1、 面试环节 英文互动、笔试题回顾、项目交流、提问 2、 英文互动：自我介绍，大学研究生经历、项目大概介绍一下 3、 笔试题回顾：面试官会重点挑几道题重新让你讲思路，回答错误的，会引导你让你重新思考 4、 项目介绍：将项目的时候会穿插着问你一点基础知识，比如问了我以太网交换机查表和我设计的集线器的调度表这两者的关系，问了复位的代价等。 5、 提问就是自己发挥了

2021.07.22禾赛提前批一面面经 1.LUTRAM的意思 2.LUTRAM和block RAM的区别 3.时序约束和时序优化 4.跨时钟域 5.为什么不能多bit采用同步寄存器打两拍（就这个问题讨论了好久，非常感谢面试官给了我引导和他的解释） 6.100M系统时钟，输入数据位宽为16，一直持续输入，延迟1s再发送出去？

（1）为什么多比特不能采用打两拍的方法进行跨时钟域同步？ 原因1：假设从时域A垮到时域B，是域A从00变到11，在时域B还能采样到从00变到11吗？在时域B中，时钟的上升沿来的时间是肯定一致的，但是各个bit从时域A到达时域B的时间是不一样的，slack不一样，亚稳态恢复到稳态的时间也是不一样的。因此也就是说00中的两个0并不是同时变成1的，因此子时域B中可能采到中间态01或10。 原因2：还有一个原因是单比特发送亚稳态的概率变成多bit后概率会大很多。我们不这样做是可以降低亚稳态发生的概率的。 以上是我的个人理解，如果有不对的地方，希望大家能够指出。

按真值表推算出关系，按照公式画模4计数器 我画出来的是这样的，但是我之前在网上看到的是只有D触发器的，那又是怎么回事呢？ 于是我根据电路画出波形图就一目了然了。 只有D触发器的模4计数器，巧妙之处在于将前一级D触发器的Q’作为后一级D触发器的时钟输入。 模8计数器类似的。

给定8个数，以及若干二输入的比较器（可以将两个输入排序）。要求在单周期内实现8个数的排序，并使用最少的比较器个数。 题目来源于博客园： https://www.cnblogs.com/lyc-seu/p/13385782.html 根本博客园的这篇博客，先给一个不是最少二输入比较器的版本，后面比较器个数最少的verilog代码。 1、verilog代码及设计思路 除了上面的博客提供的思路外，我再说一下我的代码思路，我是先将写了一个四输入的选择器，再利用四输入的选择器搭建八输入的选择器。 四输入的设计思路如下图所示： 八输入的设计思想如下图所示： module sort8#(param...

/2021.08.05修改 今天和一个朋友讨论这个题，发现我之前写的代码存在两个问题：第一，不能直接对多bit数据进行打两拍；第二，这个写法，没有考虑到clk_out是clk_in的四倍及其以上，所以状态机回到1‘b0后仍然会跳转到1‘b1，会重复采数据（原来从1‘b0跳转到1‘b1的条件是valid_i_r1为1，这是不全面的）。所以问题的关键是怎么判断一次输入数据传输的开始和结束。大家可以先思考一下，第一部分和第二部分是不太对的，正确的结果放在第三部分。 //2020.08.02错误版本 修正后的部分见第三部分。 使用verilog或者VHDl设计一个从4bit到1bit的转换电路，va...

之前一直想当然的认为序列检测器就应该用状态机来实现，后面在qq群里看到有人面试的时候被问，除了用状态机实现序列检测外，还能使用什么方法实现序列检测？后面查找了资料，发现可以使用序列检测器，自己就动手写了一个。 1、代码思路： 将输入的数据存储在移位寄存器中，如果寄存器中的序列是我们要检测的序列就输出1. 2、代码 `timescale 1ns / 1ps // // Company: // Engineer: // // Create Date: 2021/08/03 00:11:26 // Design Name: // Module Name: sequence_move // ...

1、吞吐率的概念： 数字电路单位时间内传输数据的量或单位时间完成的工作量。吞吐率有时候可以和性能、带宽互换使用。对于CPU来说，吞吐率定义为单位时间内能够执行的指令数。对于DDR存储器而言，吞吐率定义为从存储器中写入或者读取的数据量。 2、措施 （1）更高的频率 （2）更宽的数据通道 （3）流水线 （4）并行处理 （5）无序执行（乱序执行） （6）高速缓存 （7）预读取 （8）多核

1、流水线的工作原理 典型的流水线设计是将原本一个时钟周期完成的较大的组合逻辑通过合理的切割后分由多个时钟周期来完成，这样一来该部分逻辑运行的时钟频率就会有明显的提升，尤其是当为关键路径时，采用流水线设计后整个系统的性能会得到提升。 原因在于缩短了关键路径的长度。（结合Tsu和Thold那个计算公式来理解，减少了关键路径就减少了Tdelay的大小。） 2、经典的五级流水线 图片来源于：https://www.rvmcu.com/campus.html中的大学计划中的课程资源PPT 经典的五级流水线就是由取值、译码、执行、写回、访存这五个步骤构成的。 3、流水线深度是否越深越好？ 流水线...