本科毕业工作几年后，你是否还有勇气重新去备考研究生，找工作的时候你是否有勇气做第一个吃螃蟹的人？今天这篇文章的主人公就具备这样的勇气，他也一度怀疑过自己的选择，但是他说秋招找完工作后的感受就两个字"真香"！让我们看看他秋招的一些感悟~ 一、关于秋招时间         本人是非科班出身，专业只是普通控制类，本科毕业参加工作后才开始接触FPGA。因为我主要负责的项目要在年底验收同时还要修改小论文，我秋招开始的时间比较晚。开始准备时已经是7月底（从做简历开始），投递简历的时间更晚。希望大家尽可能提前去平衡这些事情，否则就有可能导致...

下面是4个同学面试华为的面经，4个人都是做IC设计的。华为面试比较难的是手撕代码，现场手撕代码的能力需要在平时积累，可以通过做项目锻炼，也可以通过看其他人写的博客积累。万变不离其中，把基本的代码思想掌握了，真正面试的时候问题应该不大，手撕代码我做了一个目录，可以参考这篇博客：老学姐2021年数字IC“秋招”复盘（公众号IC媛）。 同学1 （1）华为海思 一面 1、自我介绍 2、项目内容 3、问我知道逻辑设计中怎么设计中断吗？ 4、跨时钟域怎么处理 5、撕代码（串并转换，输入1bit，够256bit的时候输出，输入输出都有valid） 6、问了我怎么做边沿检测（上下边沿同时检测） 二面 1、自我...

入门Verilog—赋值和各种运算符小结 第一次写博客，想要把入门FPGA的一些总结记录下来。如果能对你有帮助，那是最好不过了，哈哈哈。以下很多内容都是借鉴书籍《Xilinx FPGA开发实用教程》而得。 主要包括连续赋值语句、过程赋值，以及这两者的区别，如果不加以区分，写出来的代码是会有bug的（提醒变量类型不对啥的），我吃了好多次亏了。 再总结了关系运算符（8种）、逻辑运算符（3种）、位运算符（7种）、条件运算符、移位运算符、拼接运算符、循环移动。 1赋值 （1）连续赋值-assign Assign语句（连续赋值语句）只能对线网型变量（wire）进行赋值，而不能对寄存器变量进行赋值（r...

才开始学Verilog的时候不知道分频是怎么计算的，经过一段时间的学习后，总结如下，如有错误，请大家指正~ 例如：系统频率为50M，要控制LED，系统频率太高，直接使用系统频率，人眼将无法看到灯的亮灭；因此要进行分频。那么分频数怎么求呢？ 因为人眼所能看到灯光的闪烁最大频率是30-50Hz，所以低于30-50Hz的频率人眼才能看到。 系统·频率（FPGA晶振）50M意味着什么呢？对应的周期为1/50M=0.02us,每隔0.01us翻转一次，换言之为10ns翻转一次。 若我们设置频率为1Hz（小于30-50Hz，人眼可见灯光的闪烁），那么需要多少分频才行呢？计算公式如下：(系统频率÷...

/*led每1秒翻转一次，周期为2s，系统时钟频率是50M,（1/50M）20ns为一个周期*/ /*方法一：通过分频来实现*/ `timescale 1ns / 1ps module LED_1( input clk, input Rst_n, output reg led ); reg [31:0]div_cnt; reg divclk; always@(posedge clk or negedge Rst_n) begin if(!Rst_n) begin div_cnt=0;led<=0;divclk<=0;end else if(div_cnt==50000000...

/*需要实现的功能：LED亮1ms，灭0.8ms； 默认系统频率为50MHz，那么周期就20ns*/ /*方法一：利用计数器*/ `timescale 1ns / 1ps module LED_2( input clk, input Rst_n, output reg led ); reg [16:0] count; //reg led_temp=1; //assign led=led_temp; always@(posedge clk or negedge Rst_n) begin if(!Rst_n) count<=0; else if(count==89999)//完成...

先来一个小结： 触发器构成寄存器（有时钟；通常为边沿D触发器，数据先有效，控制信号后有效）。 锁存器由钟控D触发器（无时钟；控制信号先有效，数据后有效；由于不锁存数据的时候输出随输入变化而变化，输出有毛刺，在FPGA中尽量避免使用）。 本文参考了以下链接： 链接1 链接2 链接3 链接4 链接5 1、基本概念 （1）触发器：触发器是边沿敏感的存储单元，数据存储的动作由某一信号的上升或者下降沿进行同步的。触发器是计算机记忆装置的基本单元，一个触发器能储存一位二进制代码。寄存器是由触发器组成的。一个触发器可以组成一个一位的寄存器，多个触发器可以组成一个多位的寄存器。存储器是由大量寄存器组成的，...

1、原理 状态机全称是有限状态机（Finite State Machine，FSM），是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。这里将学习状态机的相关概念并使用状态机实现特定字符串的检测。理解一段式、二段式以及三段式状态机的区别以及优缺点。 Mealy状态机（与输入和当前状态有关） Moore状态机（只与当前状态有关） 内容：输入、输出、状态、状态转移条件 状态机的描述方式：一段式、二段式以及三段式 （1）一段式，整个状态机写到一个always模块里面。在该模块中既描述状态和状态转移，又描述状态的输入和输出。写法简单，但不容易维护。适合简单的状态机使用，不过不推荐这...

本人之前写的这部分代码犯了一个大错，就是always@(posedge clk or negedge clk or negedge rstn)，这样对应的触发器就是说要既能支持上升沿触发又要支持下降沿触发，这样是不对的。错误的现象我仍然保留，放在文末。 正确的奇数分频代码如下； module div_n( input clk, input rstn, output wire div_clk ); parameter num=7;//想要几分频就可以写（奇数） reg [7:0]count1; reg [7:0]count2; //reg [7:0]count_sum; wire clk_n...

今天写整形模块的时候想要用fifo的empty信号，所以研究一下empty的信号特征： （1） 复位的时候（低电平有效，即为0），empty线是红色的，代表既不是0也不是1，复位信号无效（即为1）且尚未有数据输入的时候，empty为1； （2） Empty啥时候变为0呢？当第一组数据输入完成时empty有1变为0。如下图所示： 再回顾一下输出dout的信号特征： 信号输出dout的特征是啥呢？ 第一次读的时候，dout先保持为0一个周期，再读写入的值。 Rd_en后，dout的数据首先保持一个时钟，即为之前的dout最后时刻的值，第二次读的时候先保持一个时钟周期，dout值为上一次...

今天看《数字电子技术基础》看到全加器卡诺图合并0再求反，心理想为啥不是直接圈1呢？ 1、 首先，关于卡诺图中圈0和圈1化简： ****************** 2、 其次，看下图及笔记，其实全加器圈0再取反和圈1都可以，要看题目要求，有可能人家题目就是想要在最后取反一下（圈0）。 ******下图为圈1所得全加器逻辑图，对应的代数式如上图中笔记所示： ****************下图为圈0所得全加器逻辑图

下午验证时间模块time_value时深刻体会到了if else 语句是有优先级的。 （1）正确的情况 正确现象： count在count_start为1的时候，每来一个时钟就自动加1，加到20的时候就清零从头开始加，ma_r则在count值为20的时候加1. 正确代码 在这里插入代码片always@(posedge clk or negedge rst_n) if(!rst_n) begin count<=0;end else if((count_start==1)&&(count==8'd20)) begin count<=0...

今天在测试模块功能的时候出现这样的一个现象：我点击“Run simulation”，Vivado能够不报错，但是得到的结果确是所有的信号都是蓝色的，时钟也没有出现。我回头检查了好几遍，我的testbench，和之前写的没有差别，后面发现我只把Design source中我想要仿真的文件设置为顶层了，却忽略了simulation source中同样也需要将相应的文件设置为顶层。 这个现象之所以出现，是因为我的工程中有多个Design文件和多个simulation文件，如果我想对某一个文件单独跑仿真，就需要把相应的设计文件和仿真文件都设置为顶层。我是忽略了仿真文件也需要设置为顶层。 现象如下： ...

因为本科没有学过计算机体系结构相关课程，但是项目经常涉及这方面的知识，现在开始打卡学习《计算机体系结构设计》，不定期的把学习的心得体会分享出来。 1、总线内容概述： 2、例题 例题1（重要）：某64位的CPU，使用时钟频率为100MHz的32位数据总线，若总线传输包含4个时钟周期，求总线的最大数据传输率？若想提高一倍数据传输率，有什么方法？ 解：1、总线的最大数据传输率是指在单位时间内传输的数据量： 数据传输率=D/T=Df=(32/8)(100/4)=100MB/s. 题目中的时钟频率应该是指总线时钟频率，而我们要求的是单位时间内传输的数据量，因此要100/4。32代表的是bit，除以8使...