1、CMOS的类型 CMOS分为增强型和耗尽型，即N沟道增强型、P沟道增强型；N沟道耗尽型、P沟道耗尽型。增强型用断开的线表示VGs=0时没有导电沟道，因为增强型是指栅极G和衬底之间是绝缘的，VGS电压没有大于开启电压Vgs(th)时，id为0。而N沟道耗尽型是指栅极G下面的二氧化硅绝缘层中掺杂了一定浓度的正离子，Vgs=0时，也有导电沟道，因此用直线表示。 上图片来源http://www.kiaic.com/article/detail/2199.html 2、首先是基本CMOS反相器、与非门、或非门的结构： 3、基本特性 特性:功耗、传输延迟时间、输入端噪声容限、CMOS反相...

（1）竞争：将门电路两个输入信号同时向相反的逻辑电平跳变（一个从1变为0，一个从0变为1）的现象称为竞争。 注意：有竞争现象时，不一定都会产生尖峰脉冲。 例子： 按照图片中粗虚线的修改办法，可以避免因为竞争而产生的尖峰脉冲。但是在实际情况中，上述图片所示的与门和或门是复杂数字系统中的两个门电路，而且A、B又是经过不同的传输途径到达的，在设计中很难准确知道A、B到达次序的先后，以及他们在上升时间和下降时间上的细微差异。 因此，严谨的表达是：只要存在竞争现象，输出就有可能出现违背稳态下逻辑关系的尖峰脉冲。 2、冒险： 由于竞争而在电路输出端可能产生尖峰脉冲的现象，称为竞争-冒险。 3、检测竞争-...

三态输出门电路是指，输出不仅有高电平、低电平，还有高阻态。因为这种电路结构总是接在集成电路的输出端，所以这种电路也被称为输出缓冲器。三态输出的CMOS反相器的电路结构和逻辑符号，如下图所示： 三态输出反相器的应用包括总线结构和数据的双向传递，具体如上图所示。

1Hyper-V的安装 2虚拟机的添加 3Ubuntu18的安装 1、Hyper-V的安装 （1）打开控制面板，找到程序与功能，选中“启动或关闭Windows功能”，如下图所示： （2）如下图所示，选中Hyper-V （3）重启电脑即可 2、虚拟机的添加 （1）重启后在搜索处，直接搜索Hyper-v管理器。 （2）点击下图红色框内容，右键新建虚拟机，如下图所示： （3）安装 关于代数：我最开始安装第二代，但是后期打不开虚拟机。我选择第一代啥毛病都没有。 启动内存可以按照提示的范围自己定。我选择的2048MB 安装选项处，映像文件选择事先下载好的映像文件ubun...

这样看都是些概念，看着云里雾里的。结合一个例子深入理解应该是这样的： 更具体的可以看清华大学出版的《数字电子技术基础》（第六版）

1、存储单元、寄存器和存储器的关系 2、SRAM SRAM由存储矩阵、读写控制电路、地址译码器组成 SRAM：采用CMOS工艺的SRAM不仅正常工作的时候功耗很低，而且还能在降低电源电压的情况下保存数据，因此它可以在交流供电系统断电后用电池供电以继续保持存储器中的数据不丢失，用这种办法弥补半导体随机存储器数据易失的缺点。 双极性SRAM虽然工作速度比较快，但功耗很大，所以除了在某些超高速系统中还有应用外，一般就很少应用了。 若一个SRAM有10位地址线、8位数据线，则它的存储容量有多大？ 存储容量=2地址线*数据线=210*8=8Kbit=1Kbyte=1000Byte=1M 3、DR...

网上有很多完整的安装例子，比如https://blog.csdn.net/Ztrans/article/details/88757695 但是我安装这些教材安装还是遇到了很多问题，经过一些尝试解决了。我安装过程中遇到的问题和解决方法： 1、问题1 （1）问题描述：输入命令./SynopsysInstaller_v3.3.run，显示Permission denied。 （2）解决措施： chmod 755 SynopsysInstaller_v3.3.run （3）操作现象 入下图所示，问题的现象： 解决措施的现象： 2、问题2 （1）问题描述：./setup.sh显示no such...

我试了两种方法，这种最简单 下载一个软碟通： https://jingyan.baidu.com/article/75ab0bcbc63d3fd6864db20e.html

经过一番折腾终于用VCS仿真软件看到了波形，我采用的是终端命令的方法： 1、 新建文件夹： 命令：mkdir +文件名 eg：mkdir tst7 2、 然后直接把设计文件和仿真文件拷贝到tst7这个文件夹里。 3、 输入命令 vcs *.v .v -R -degug_all -full64 -gui -l log(.v分别问设计文件和仿真文件) -R:表示编译完以后直接运行可执行文件，若不写，则不能执行可执行文件。 -debug_all：表示调用UCLI和DEV,并为进一步调试DEV建立所需的文档； -gui：调用VCS图形界面； -l:后面要加一个日志名称（自己命名），如我命名为log...

1、Modelsim命令执行的过程 （1）更改路径 （2）执行提前写好的do文件。 （3）效果 2、do文件的格式 注释如下： 在这里插入代码片（1）建库：vlib library //建库：vlib 库名（自定义） （2）映射：vmap library library //映射： vmap 库名 库名 （3）编译设计文件： vlog -reportprogress 300 -work library E:/modelsm_use/time_value_1/time_value.v //编译:中间的 -work是固定的 library是自定义的库名 后面是文件的路径，...

看书的时候看到了大端和小端，但是不知道啥意思？就百度了一下，发现在项目中存储数据的时候其实经常用到，比如第一个进来的数据（第一个进来的数据是最高位也可能是最低位）是存放在最高位还是最低位？ 其实人家是有名字的： 大端：低字节存储在高地址； 小端：低字节存储在低地址。 总结如下： 此外，在模块设计中固定端结构，设计出来的接口的功耗会更低、体积更小、性能更高。在系统设计中，一般各个模块的端结构是相同的。因为动态的端结构，会导致明显的硅晶片较高。 总结参考资料：https://blog.csdn.net/sxhlovehmm/article/details/41487133?ops_reques...

b=8’h8f，reg b[0:4] b[0:4]为0f 针对这个题进行了一些讨论： （1） 定义方式：[0:7]a [0:4]b a=8’h8f（10001111）; b<=a; 从仿真结果看出，把8位宽的a赋值给5位宽的b时，直接是把物理位置上最右边的5位给了b，没有考虑访问顺序。 （2） 为了区分最高位和最低位，我将8f改为8e。且增加了一些量： [0:4]b; [0:4]c; [0:4]d; b<=a; c<=a[1+:5]; d<=a[7-:5]; e<=a[0]; f<=a[7]; a=10001110 c=00011；也即是将从第1位开始（根...

reg[0:31]lw;lw[0+:8]; 答案：Lw[0+:8]=lw[0:7] 表示从lw的第0位开始，数8位数。即0+表示的是从第几位开始，8表示一共有几位数。 对此我进行了一些讨论： （1） 定义形式[0:23]a [7:0]b [0:4]e a=24’b111000100010100011111010; b<=a[0+:8]; c<=b[0]; d<=b[7]; e<=b[0+:5]; 结果： b=8’b11100010； c=0 d=1 e=5’b00010 （2）在（1）的基础上更改b的定义方式为[0:7]，其余保持不变 结果： b=8‘b1110001...

静态时序分析的作用 这篇文章内容来源于《Xilinx FPGA 权威设计指南》 （1）一个设计是由单元和网络的互连组成的。 （2）一个器件的性能由构成设计单元的延迟决定，它可以通过静态时序分析（Static Timing Analysis，STA）验证。 （3）在STA中，设计元器件的功能显得并不重要。 （4）对于设计中的元器件，都需要花费时间执行它的功能。 对于一个LUT：存在从它的输入到输出的传播延时。 对于一个网络：存在从驱动器到接收器的传播延时。 对于一个触发器：在它的采样点周围的一个时间内要求有稳定的数据。（建立时间保持时间） （5） 延迟取决于下面的因素：  由FPGA的组件和...