#include <iostream> using namespace std; int main() { int n; cin >> n; // write your code here...... int arr[n]; for (int i = 0;i<n;i++) { arr[i] = n + i; cout << arr[i] << " "; } return 0; }

#include <iostream> using namespace std; int main() { int arr[6] = { 0 }; int len = sizeof(arr) / sizeof(int); for (int i = 0; i < len; i++) { cin >> arr[i]; } // write your code here...... for (int i = 0 ; i < len - 1 ; i++) { ...

#include <iostream> using namespace std; int main() { int n; cin >> n; int sum = 0; // write your code here...... for (int i = 0; i <= n; i++) { if (i % 2 == 0) //说明是偶数 { sum = sum + i; } } cout << ...

`timescale 1ns/1ns module det_moore( input clk , input rst_n , input din , output reg Y ); reg [3:0]data_reg; always@(posedge clk or negedge rst_n) if(rst_n == 1'b0) data_reg <= 4'b0; else data_re...

`timescale 1ns/1ns module sequence_generator( input clk, input rst_n, output reg data ); reg [2:0]cnt; always@(posedge clk or negedge rst_n) if (rst_n == 1'b0) cnt <= 3'b0; else if (cnt == 3'd5) cnt <= 3'b0; else cnt <= cnt + 1'b1; always@(posedge clk or negedg...

`timescale 1ns/1ns module multi_pipe#( parameter size = 4 )( input clk , input rst_n , input [size-1:0] mul_a , input [size-1:0] mul_b , output reg [size*2-1:0] mul_out ); //输入数据寄存 reg [size-1:0] mul_a_reg; reg [size-1:0] mul_b_reg; always@(posedge clk or negedge...

`timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); reg [2:0]cnt; always@(posedge clk or negedge rst_n) if (rst_n == 1'b0) cnt <= 3'b0; else if (cnt == 3'd7) cnt <= 3'b0; else ...

`timescale 1ns/1ns module count_module( input clk, input rst_n, input mode, output reg [3:0]number, output reg zero ); reg [3:0]num_reg; always@(posedge clk or negedge rst_n) if (rst_n == 1'b0) num_reg <= 4'b0; else if (mode == 1'b1) begin if (num_reg == 4'd9) nu...

`timescale 1ns/1ns module count_module( input clk, input rst_n, input set, input [3:0] set_num, output reg [3:0]number, output reg zero ); reg [3:0]num_reg; always@(posedge clk or negedge rst_n) if (rst_n == 1'b0) num_reg <= 4'b0; else if (num_reg == 4'd15) num_reg <= ...

`timescale 1ns/1ns module div_M_N( input wire clk_in, input wire rst, output wire clk_out ); parameter M_N = 8'd87; parameter c89 = 8'd24; // 8/9时钟切换点 parameter div_e = 5'd8; //偶数周期 parameter div_o = 5'd9; //奇数周期 //*************code***********// reg flag;//flag为0时进行8分频，flag为1时进行9分频 reg [7:0]...

`timescale 1ns/1ns module seller2( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire sel , output reg out1, output reg out2, output reg out3 ); //*************code***********// reg [6:0]state; parameter s0 = 7'b000_0001; parameter s1 = 7'b000_0010; parameter ...

`timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// reg [3:0]state; reg [3:0]data_reg; parameter s1 = 4'b0001; parameter s2 = 4'b0010; parameter s3 = 4'b0100; parameter s4 = 4'b1000; always@(pose...

`timescale 1ns/1ns module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [15:0] data_out ); reg cnt; reg [7:0]data_reg; always@(posedge clk or negedge rst_n) if (rst_n == 1'b0) ...

`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); reg [3:0]data_cnt; reg [119:0]data_reg; always@(posedge clk or negedge rst_n) if (rst_n == 1'b0) ...