`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); parameter s0 = 5'b00001; parameter s1 = 5'b00010; parameter s2 = 5'b00100; parameter s3 = 5'b01000; parameter s4 = 5'b10000; reg [4:0]statue; always@(posedge clk or negedge r...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0]data; always@(posedge clk or negedge rst_n) if (rst_n == 1'b0) data <= 9'b0; else data <= (data << 1) + a; always@(posedge clk or negedge rst_n) if (rst_n...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [7:0]data; always@(posedge clk or negedge rst_n) if (rst_n == 1'b0) data <= 8'b0; else data <= (data << 1) + a; always@(posedge clk or negedge rst_n) if (rst_n ...

`timescale 1ns/1ns module RTL( input clk, input rst_n, input data_in, output wire data_out ); wire q1; wire q2; DFF data_in_reg ( .clk(clk), .SCLR(1'b0), .CLRN(rst_n), .D(data_in), .Q(q1) ); and1 always1 ( .data1(data_in), .data2(~q1), .out(q2) ); DFF data_out_reg0 ( .c...

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); parameter s1 = 4'b0001; parameter s2 = 4'b0010; parameter s3 = 4'b0100; parameter s4 = 4'b1000; reg [3:0]statue; reg y_reg; a...

module key_encoder( input [9:0] S_n , output reg [3:0] L , output reg GS ); wire [3:0]out1; encoder_0 encoder_0_inst ( .I_n({S_n[8:0]}), .Y_n (out1) ); always@(*) if (S_n[9] == 1'b0) L <= 4'd9; el...