本文首发于【公众号——FPGA探索者】。 1、Assign a = (b[15:0] == 16'hd5) ? 1'b0 : 1'b1；该语句需要几个 4 输入 LUT 实现(    ) A. 2 B. 3 C. 4 D. 5 答案：D 解析： LUT（Look up Tabel）查找表，是F PGA 底层的一种资源，本质上是一个 RAM，常常用于实现组合逻辑功能。低端 FPGA 常用的是 4 输入查找表（LUT4），即 4 个输入口，可表示为 16*1 的 RAM（2...

华为（包括海思）的实习、提前批、正式批流程及注意事项。 实习笔试 华为的校园招聘包含3个阶段，从3月份左右开始。 3-4/5月：实习招聘（笔试+一次专业面+一次主管面+性格测试） 以成渝地区为例（成都+重庆） 3月31日：第一批简历截止； 4月6日：第一批机考； 4月7日：下发机考通过名单； 4月14日：第二批简历截止； 4月14、15日：第一批面试； 4月20日：第二批机考； 4月21日：下发机考通过名单； ...

本文首发于【公众号——FPGA探索者】。 1. 原码、补码、反码 1. 十进制数-1，用4位二进制表示的原码、补码、反码分别是（） A. 1001B0111B1110B B. 1111B0111B1000B C. 1111B1110B1000B D. 1001B1111B1110B 答案：D 解析： 有符号数表示，正数的原码、反码、补码一样，重点是负数采用补码表示。 （1）4位二进制表示负数，最高位是符号位，负数的最高位是1，非负数的的最高位为0； （2）...

时钟无毛刺切换技术Glitch-free （1）根据电路图补全时序图；（6分） （2）说明电路的功能；（3分） （3）说明DFF1和DFF3的作用，去掉后有什么风险？（3分） （4）说明DFF2和DFF4为什么采用负沿采样？若采用正沿，会存在何种风险？（3分） 欢迎留言讨论、咨询。 FPGA探索者：FPGA和数字IC求职必备向导~ ~ 祝大家都能找到满意的实习和秋招offer！ 问题分析 （1）该电路是时钟无毛刺...

本文首发于【知乎——FPGA探索者】。 牛客好文： 大疆2020校招数字IC笔试题解析（3）-芯片开发/FPGA 2022届FPGA和数字IC秋招统计+薪资爆料+23届建议 序列产生与序列检测 （1）了解状态机：什么是摩尔型状态机，什么是米利型状态机，两者的区别是什么？一段式、二段式、三段式状态机的区别？ （2）使用状态机检测“1101”，串行输入的测试序列为“11101101011010”，输出信号为valid有效信号，检测到时输出高，否则为低，考虑序列叠加情况，比如“1101101”，则...

在 Vivado 中自定义 AXI4-Lite 接口的 IP，实现一个简单的 LED 控制功能，并将其挂载到 AXI Interconnect 总线互联结构上，通过 ZYNQ 主机控制，后面对 Xilinx 提供的整个 AXI4-Lite 源码进行分析。 本文首发于【公众号——FPGA探索者】。 整了一小时了，发了N次，发不上来，绝了

本文首发于【公众号——FPGA探索者】。 Xilinx FPGA AXI4总线（一）AMBA总线知识点 Xilinx FPGA AXI4总线（二）实例介绍5个通道 2022届FPGA和数字IC秋招统计+薪资爆料+23届建议 大疆2020校招数字IC笔试题解析（3）-芯片开发/FPGA AXI4：高性能内存映射需求（如读写DDR、使用BRAM控制器读写BRAM等），为了区别，有时候也叫这个为 AXI4-Full； AXI4-Lite：用于简单、低吞...

本文首发于【公众号——FPGA探索者】。 Xilinx FPGA AXI4总线（一）AMBA总线知识点 2022届FPGA和数字IC秋招统计+薪资爆料+23届建议 大疆2020校招数字IC笔试题解析（3）-芯片开发/FPGA 3 种 AXI4 AXI4协议是一个点对点的主从接口协议，数据可以同时在主机（Master）和从机（Slave）之间双向传输，且数据传输大小可以不同。 AXI4中的限制是一个突发事务（Burst）最多可以传输256个数据，AXI...

本文首发于【公众号——FPGA探索者】。 从 FPGA 应用角度看看 AMBA 总线中的 AXI4 总线。 （1）主要先把我博客的介绍原理的文章搬过来； （2）用 FPGA 的实例看下 AXI4 和 AXI4-Lite 的握手； （3）自定义一个 AXI-Lite 的 IP 作为从机设备 Slave，并将其挂载到 AXI Interconnect 上，由 ZYNQ 的 PS 侧作为主机来控制 LED； （4）对 AXI-Lite 作源码分析。 AMBA® AXI4（高级可扩展接口 4）是 ARM® 推出的第四代 A...

单选1  ~10：大疆2020校招数字IC笔试题解析（1）-芯片开发/FPGA 单选11~20：大疆2020校招数字IC笔试题解析（2）-芯片开发/FPGA 多选1~10： 1. 异步处理 1. 关于异步处理，以下说法正确的是： 答案：AC 解析： A. 静态的不变化，跨时钟也不变化，不会有亚稳态； B. 异步 FIFO 采样格雷码的原因是连续地址信号采用格雷码，相邻状态只有 1 位变化； C. 单bit 和多 bit 都需要考虑【快到慢，慢到快】； ...

本文首发于【公众号——FPGA探索者】 单选11~20 11. DFT 可测性设计 11. 关于 DFT（design for test）的描述，错误的是（） 答案：A 解析：        （1）DFT 的 At-speed Test 采用芯片 PLL 的高速时钟对寄存器的 setup 和 hold 进行测试，A 错；        （2）DFT 测试过程通常会消耗大量的动态功耗，大量采用门控，降低动态功耗；        （3）DFT 的主要目的是发现芯片在生产过程中出现的缺陷，...

本文首发在【公众号——FPGA探索者】 单选1~10题及解析 1. 多 bit 跨时钟域 1. 下列关于多 bit 跨时钟域的处理思路，错误的有（）   答案：A 解析： 多bit数据跨时钟域： 异步FIFO，格雷码（连续变化的地址/计数信号等），握手信号，DMUX   参考：CDC跨时钟域处理及相应的时序约束【set_clock_groups】【set_max_delay】【FPGA探索者】 2. 定点数量化 2. 对...

本文首发于【FPGA探索者——公众号】。 Xilinx 复位准则：Xilinx FPGA复位策略 （1）尽量少使用复位，特别是少用全局复位，能不用复位就不用，一定要用复位的使用局部复位； （2）如果必须要复位，在同步和异步复位上，则尽量使用同步复位，一定要用异步复位的地方，采用“异步复位、同步释放”； （3）复位电平选择高电平复位； （这里说明，由于 Altera 和 Xilinx 器件内部结构的不同，Altera 的 FPGA 推荐低电平复位） 一、异步复位同步释放 针对异步复位、同步释放，一直没搞明白在使用同步化以后的复位信号...

******************** Get Smart About Reset: Think Local, Not Global 先给出 Xilinx 复位准则： （1）尽量少使用复位，特别是少用全局复位，能不用复位就不用，一定要用复位的使用局部复位； （2）如果必须要复位，在同步和异步复位上，则尽量使用同步复位，一定要用异步复位的地方，采用“异步复位、同步释放”； （3）复位电平选择高电平复位； （这里说明，由于 Altera 和 Xilinx 器件内部结构的不同，Altera ...