什么是半加器，什么是全加器，请用Verilog分别实现1位半加器和1位全加器，并写TestBench仿真文件，给出WORD或PDF版本的报告，包括但不限于文字说明、代码、仿真测试图等。 本文首发于【公众号——FPGA探索者】。 【解答】 1.原理 半加器 全加器 当多位数相加时，半加器可用于最低位求和，并给出进位数。第二位的相加有两个待加数和，还有一个来自前面低位送来的进位数。这三个数相加，得出本位和数（全加和数）和进位数。这种就是“全加"真值表： ...

浙江大华，FPGA，笔试+ 2轮技术面 + HR面，全部是电话面，直接投无内推。和大华相关的芯片公司：芯晟，数字IC在这里投。 本文首发于【公众号——FPGA探索者】 笔试，和往年类似，选择+填空+简答题。 一面，电话面，技术面，30-40分钟 自我介绍后，问基础问题： 1. 阻塞和非阻塞赋值的区别； 2. 锁存器和触发器的区别； 3. 除了高速接口，还有没有用到其他接口，比如spi等，spi有几根线，每根线的作用； 4. 做了哪些时序约束； ...

本文首发在【知乎——FPGA探索者】。 一、选择题 1.在不影响逻辑功能的情况下， CMOS与非门的多余输入端可 ______。 A.接高电平 B.接低电平 C.悬空 D.通过电阻接地 答案 ：A 解析 ：CMOS与非门，只要有一个输入端为低电平，与运算后均为低电平，输出为高电平，影响了输出结果，若接地或悬空会使输出始终为1。 CMOS与门、与非门：多余端通过限流电阻（500Ω）接电源； CMOS或门、或非门：多余端通过限流电阻（500Ω）接地； TTL与门、与非门： （1）将多余输入端接高电平，即通过限流电阻与电源相连接； （2）通过大电阻（大于1kΩ）到地，相当于输入...

 芯动科技，数字IC设计，线下笔试+ 技术面 + 主管面 . 需要内推可私信【FPGA探索者】。 本文首发于【公众号——FPGA探索者】。 线下笔试，全部是简答题。 1. 门电路相关化简、卡诺图化简、基础与非门搭建复杂点的逻辑； 2. 门控时钟； 3. 静态时序分析，计算setup和hold裕量； 4. FSM有限状态机序列检测代码； 5. RR仲裁器； 一面，电话面，技术面，20多分钟  1. 自我介绍 ...

成都联发科技，数字IC设计，提前批，好像是wifi和5G为主的2个方向。 技术面 + 主管面 + HR。 本文首发于【公众号——FPGA探索者 】。 笔试，全部是简答题。 涉及的知识面比较广，今年的偏简单点，没有多少模电相关的了，主要考察点： 数字逻辑化简（卡诺图/公式）、 数字信号处理（FFT/FIR/相关器/均衡器）、 数字IC流程、 门控时钟/无毛刺时钟切换、 C语言基本能力、 推理题/逻辑题（几个水杯倒水等）、 perl脚本简单文件操作（读写/删除空行/匹配）。 每年必出的笔试题是：详...

禾赛科技，FPGA岗位，提前批，无笔试。 两面技术，一面主要整体看下技术，二面问的比较深，还有现场出题。 原文首发于公众号【FPGA探索者】。 一面，飞书视频面，技术面，25分钟。 1. 自我介绍（教育背景+项目）； 2. 高速接口 8B/10B 编码的作用（简历提到了高速接口）； 3. 挑一个熟悉的项目讲一遍整体的流程； 4. 详细问刚才项目中的内容； 5. 另一个项目简单问了一下； 6. 项目里的跨时钟和时序约束怎么做的； 7. 两个触发器做建立保持时间分析模型中，涉及到哪些参数？（Tck2q，Tc...

本文首发于公众号【FPGA探索者】 DFT（Design for Test，可测性设计，不是信号处理里的离散傅里叶变换） （大疆2020芯片开发工程师A卷） 关于 DFT (design for test) 的描述错误的是（） A、DFT 测试不能覆盖电路的时序问题； B、DFT 测试过程通常会消耗大量的动态功耗； C、DFT 的主要目的是发现芯片在生产过程中出现的缺陷； D、寄存器扫描链是一种常用的 DFT 技术； 答案：A 解析： （A）DFT 能够覆盖电路时序...

STA静态时序分析（Static Timing Analysis） 文章首发在公众号【FPGA探索者】 STA功能 （1） 静态时序分析是一种验证数字集成电路时序是否合格的验证方法； （2） 静态时序分析的前提是同步逻辑设计（重要！），不能分析异步电路； （3） 静态时序分析工具计算路径延迟的总和，并比较相对于预定义时钟的延迟； （4） 静态时序分析仅关注时序间的相对关系，而不是评估逻辑功能； （5） 静态时序分析对所有的时序路径进行错误分析，不需要使用测试向量激活某个路径（与时序仿真...

两个面试官，每个面试官1小时，牛客网视频面试。 1. 自我介绍，后面根据自我介绍问问题； 2. 聊项目 （1） 功能，你负责了哪部分，描述整个系统； （2） 具体细节，这部分是怎么实现的； （3） 系统中的CDC（跨时钟域）是怎么处理的，你还了解其他的处理方式吗，项目中异步FIFO的深度怎么确定的； CDC跨时钟域处理及相应的时序约束 （4） 高速接口底层原理，外部呈现的总线或者接口形式是怎样的（AXI-Stream），速率，为什么用RapidIO而不用其他接口，怎么去写的相应的...

收集样本562例，其中10个非应届毕业生，其余552个为应届硕士毕业生，以四川、江苏、陕西、北京、上海、广东等地人数占比较多。 经过系统交叉分析，43%以上为双211及以上，78%以上的硕士学校为211及以上或海外留学。64%以上的同学比预期薪资多拿至少5w，其中有10%以上的比预期多了15w以上！ 转载请联系【FPGA探索者】，未经允许不可用于商业用途。 本文首发于公众号【FPGA探索者】。 本科学历 本科学历中，23%以上为985，47.33%的为211及以上，相比8月份调查比例略有上升。 ...

有符号数，输入8-bit，输出9-bit，最好是手动扩展符号位再输出，加、减操作时也是手动扩展符号位再加减。 // Verilog 使用位拼接，扩展符号位 // 作者：FPGA探索者 `timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); always @ (posedge clk or negedge rst_n) begin ...

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