01 基本情况 双非本科（前1%，国家奖学金），保送985硕士（硕士排名前10%），重点实验室，有负责FPGA大项目的经历，相关学科竞赛国家级奖项多项，专利多项。 投递岗位：FPGA、数字IC设计、通信算法。 受本科学历的影响，也遇到一些公司没有过简历、offer压价等现象，但是最终结果还是好的。 02 找工作动态 3月份开始投实习，6月份开始投提前批，8月中旬基本结束秋招，9月初彻底结束秋招。 2.1 找实习 不管能不能去实习，先投几个。 在找工作过程中，大厂的实习经历是一个加分项，当然这个也需要自己做出权衡，...

module的使用和例化，这个题的问题主要集中在为什么使用2个子模块不对，用3个才对。 实际上，对于组合逻辑实现的子模块，可以用2个，但是要打两拍才和给的波形一致。 对于时序逻辑实现的子模块，更值得大家仔细思考一下波形时序，2个确实不对，发生了比较错位，下面将详细说明。 1. 题目 在数字芯片设计中，通常把完成特定功能且相对独立的代码编写成子模块，在需要的时候再在主模块中例化使用，以提高代码的可复用性和设计的层次性，方便后续的修改。 请编写一个子模块，将输入两个8bit位宽的变量data_a,data_b，并输出data_a,data_b之中较小的数。并...

for和generate for的使用和区别。 1. 题目 在某个module中包含了很多相似的连续赋值语句，请使用generata…for语句编写代码，替代该语句，要求不能改变原module的功能。 使用Verilog HDL实现以上功能并编写testbench验证。 module template_module(      input [7:0] data_in,     output [7:0] data_out ); &...

本题目虽然简单，但是值得探究if...else仿真时的注意点，笔试遇到过，你不一定能答对哦~ 1. 题目 根据输入信号a,b的大小关系，求解两个数的差值：输入信号a、b为8bit位宽的无符号数。 如果a>b，则输出a-b； 如果a≤b，则输出b-a。 2. 解析 if..else语句即可。关注点还是和第6题一样，有符号数问题。 2.1 if...else的注意要点 if...else的注意点： if里只能判断条件是0还是1，如果出现X或者Z，则判断不出来。...

本题目虽然简单，但是值得探究有符号数和无符号数问题，笔试面试和实际项目常见的问题，建议学习。 1. 题目 根据指示信号select的不同，对输入信号a,b实现不同的运算。输入信号a、b为8bit有符号数， 当select[1;0] =0，输出a； 当select[1;0] =1，输出b； 当select[1;0] =2，输出a+b； 当select[1;0] =3，输出a-b。   2. 解析 本题目比较简单，但是还是有一些值得注意的点，中间改动一些东西...

作者：FPGA探索者 链接：https://www.nowcoder.com/discuss/936631?source_id=profile_create_nctrack&channel=-1 来源：牛客网 1. 题目 输入16位数据d[15:0]，按照sel选择输出，并输出valid_out信号（在不输出时候拉低） sel = 0：不输出且只有此时的输入有效 sel = 1：输出d[3:0]+d[7:4] sel = 2：输出d[3:0]+d[11:8] sel =&...

1. 题目 已知d为一个8位数，请在每个时钟周期分别输出该数乘1/3/7/8，并输出一个信号通知此时刻输入的d有效（d给出的信号的上升沿表示写入有效）。 2. 解析 2.1 移位运算实现乘法 2.2 题目波形分析进行寄存 如下图所示的红框和绿框内的数据非常关键。如果对输入的d在连续的4个时钟周期内分别进行d*1、d*3、d*7和d*8操作，那么当出现如红框内所示的6时，这个数据只持续了1个clk，显然这时候做的操作是： 6*1、128*3、129*7、129...

作者：FPGA探索者 链接：https://www.nowcoder.com/discuss/936631?source_id=profile_create_nctrack&channel=-1 来源：牛客网 1. 解析 1.1 奇偶校验 通常所说的奇偶校验： 奇校验：对输入数据添加1位0或者1，使得添加后的数包含奇数个1； 比如100，有奇数个1，那么奇校验结果就是0，这样补完0以后还是奇数个1； 奇校验：对输入数据添加1位0或者1，使得添加后的数包...

 目的：不仅仅是解题，更多的是想从真实的FPGA和数字IC实习秋招和实际工程应用角度，解读一些【笔试面试】所注意的知识点，做了一些扩展。 刷题地址：https://www.nowcoder.com/exam/oj?tab=Verilog%E7%AF%87&topicId=302&fromPut=pc_zh_s_1540795715 第一题——四选一选择器（三目运算符?:和case语句） 第二题——T触发器（异步复位和同步复位） 第三题——奇偶校验（实际上这个题应该是奇偶检测） 第四题——移位拼接乘...

已经4月份了，还有2个月就要入职挣money了！回想到签三方的那一刻，觉得既遥远又仿佛昨天，今天来聊聊入职前的空白期我是如何度过的~~~ 4月前：考驾照、健身、写论文、看劳动法、准备看岗位相关的资料 4月：交论文、养花、看房子 4月后：答辩、玩、养花、办落户、再看劳动法、再次准备看岗位相关的资料 9月份——签三方 9月份签了三方，所以这个空白期确实有一点点长。实话实话，我读研的很大目的就是为了找个好工作，研一研二就是忙着上课、做项目、找工作、笔试、面试，等到真的签完工作的那一刻，心里还真不知道后面该干什么了（我们老师不push，研三的自己安...

以下说法正确的是（） A. TTL门电路的输入端可以悬空，CMOS门电路的输入端不可以悬空； B. TTL门电路和CMOS门电路的输入端都不可以悬空； C. TTL门电路的输入端悬空相当于接高电平，CMOS的输入端悬空相当于接低电平； D. TTL门电路和CMOS门电路的输入端都可以悬空； 答案：A 解析： A. 对，CMOS不可悬空，TTL可以悬空； C. TTL悬空相当于接了无穷大电阻，大于开门电阻，认为输入了高电平；CMOS悬空后，输入情况不确定是低电平还是高电平，所以一般会外接一个确定的...

下面 2 幅图分别为图一和图二，都调用了乘法器和加法器，其中 IN，S1，S2，S3 的位宽都为 8 bit，FF 为触发器，请问下面的选项哪个或哪些是正确的？ 答案：C 解析： 图一更省资源，图二的 timing 更好 【资源】 图一和图二的主要区别在于 FF 寄存器的位置，图一中对输入 IN 寄存，8-bit 位宽，图二中对 IN 和 S1/S2 乘法运算的积做寄存，为了保证乘法运算不溢出，结果位宽需要 16-bit，资源用量不同； 【时序】 图二由于对...

T触发器： 输入是1，输出翻转； 输入是0，输出保持； 两个这种T触发器串联起来，第一个的输出作为第二个的输入。 `timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); // 1. 复位 //2. T触发器，D触发器 //*************code***********// reg q1; always @ (posedge clk or negedge rst) begin if(!rst) begin ...

两种解法： 1. 在always块内赋值，使用case语句或者if...else语句 注意always块内赋值，要把变量声明为reg类型 `timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output [1:0]mux_out ); //*************code***********//     // 1. case ，always @&nbs...