利用指针的空满判断 `timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input clk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr ,input [WIDTH-1:0] wdata ,input renc ,input [$cl...

`timescale 1ns/1ns module det_moore( input clk , input rst_n , input din , output reg Y ); parameter a = 3'b000, b = 3'b001, c = 3'b010, d = 3'b011, idle = 3'b111; reg [2:0] sta , nsta; always @(*) begin ns...

改动了一点DPRAM。。。 `timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input clk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr ,input [WIDTH-1:0] wdata ,input renc ,input ...

`timescale 1ns/1ns module sequence_generator( input clk, input rst_n, output reg data ); parameter a = 3'b000, b=3'b001, c=3'b010, d=3'b011, e=3'b100, f=3'b101, idle=3'b111; reg [2:0] sta, nsta; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin ...

`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); reg [3:0] mem [7:0]; integer i; always @(posedge clk or negedge rst_n) begin if (...

`timescale 1ns/1ns module fsm1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter s0=2'b00, s1=2'b01, s2=2'b10, s3=2'b11; reg [1:0] sta,nsta; always @(posedge clk or negedge rst) begin if (!rst) begin ...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); parameter a = 3'b000, b = 3'b001, c = 3'b010, d = 3'b011, idle = 3'b111; reg [2:0] sta,nsta; always @(*) begin nsta = idle; case (sta) ...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] val; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin val <= 9'b0; end else begin val <= {val[7:0],a}; end ...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [7:0] val; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin val <= 8'b0; end else begin val <= {val[6:0], a}; end e...

`timescale 1ns/1ns module function_mod( input clk, input rst_n, input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d ); function [3:0] rev; input [3:0] x; reg [3:0] rev; begin rev[0] = x[3]; rev[1] = x[2]; rev[2] = x[1]; ...

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0] m,n; compare u1 ( .x(a), .y(b), .clk(clk), .rst_n(rst_n), .z(m) ); compare u2 ( .x(b), .y(c), .clk(clk), .rst_n(rst_n), .z(n) ); compare u3 ( .x(m...

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg [1:0] sta,nsta; parameter a = 2'b00, b=2'b01, c=2'b10, d=2'b11; always @(*) begin nsta = sta; case (sta...

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// reg tff1; always @(posedge clk or negedge rst) begin if (!rst) begin q <= 0; tff1 <= 0; end else begin if (tff1) begin ...

注意mux_out是wire型，以及顺序并不是你想的那样0123，真坑 `timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// assign mux_out = (sel==2'b00) ? d3 : (sel==2'b01) ? d2 : (sel==2'b10) ? d1 : (sel==2'b11) ? d0 : 2'b00; //*************code********...