重新写了个摩尔机。 `timescale 1ns/1ns module sequence_test2( input wire clk  , input wire rst  , input wire data , output reg flag ); //*************code***********// parameter IDEL=0, S0=1, S1=2, S2=3,&nb...

写成了米利机，为了和答案对上，最后增加了一级寄存器输出。 `timescale 1ns/1ns module sequence_test2( input wire clk  , input wire rst  , input wire data , output reg flag ); //*************code***********// parameter IDEL=0, S0=1, ...

`timescale 1ns/1ns module sequence_test1( input wire clk  , input wire rst  , input wire data , output reg flag ); //*************code***********// parameter IDEL=0, S0=1, S1=2, S2=3, S3=4; reg...

`timescale 1ns/1ns module width_8to16( input     clk  ,    input     rst_n , input       valid_in , input    [7:0]    data_in ,     output reg ...

`timescale 1ns/1ns module width_8to12( input     clk  ,    input        rst_n , input       valid_in , input [7:0]    data_in ,     output&nbsp...

`timescale 1ns/1ns module width_24to128( input  clk  ,    input  rst_n , input valid_in , input [23:0] data_in ,     output reg valid_out , output  reg [127:0] data_out ); reg [3:0] cnt; always@(posedge...

`timescale 1ns/1ns module valid_ready( input  clk  ,    input  rst_n , input [7:0] data_in , input valid_a , input   ready_b ,     output   ready_a ,   output reg valid_b , output  reg [9:0]...

`timescale 1ns/1ns module s_to_p( input  clk  ,    input  rst_n , input valid_a , input   data_a ,     output reg  ready_a ,   output reg valid_b , output  reg [5:0]  data_b ); reg [2...

`timescale 1ns/1ns module signal_generator( input clk, input rst_n, input [1:0] wave_choise, output reg [4:0]wave ); reg [4:0] cnt; reg flag; always@(posedge clk or negedge rst_n) begin if(!rst_n) begin ...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); parameter IDEL=0, S0=1, S1=2, S2=3; reg [1:0] cstate, nstate; always@(posedge clk or&nb...

中间的xxx有8种可能，感觉状态机写起来会很麻烦吧？

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] data_reg; always@(posedge clk or negedge rst_n) begin if(!rst_n) begin data_reg <= 9'd0; en...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); parameter IDEL = 0, S0 = 1, S1 = 2, S2 = 3, S3 = 4, S4 = 5, S5&nbsp...

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg a_pre; always@(posedge clk or negedge rst_n) begin if(!rst_n) begin a_pre <= 1'b0...