不需要用时钟上升沿触发同步输出吗? `timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3:0] mem[0:7]; integer i; always@(posedge clk or negedge rst_n) begin if(!rst_n) begin for(i=0...