运行一直是错的。。。为啥答案的波形倒计时到8之后突然又成10了啊。。。 `timescale 1ns/1ns module triffic_light     ( input rst_n, //异位复位信号，低电平有效         input clk, //时钟信号         input pass_reque...

`timescale 1ns/1ns // module JC_counter( //    input                clk , //    input            &n...

`timescale 1ns/1ns module game_count     ( input rst_n, //异位复位信号，低电平有效         input clk,  //时钟信号         input [9:0]money,       &n...

`timescale 1ns/1ns module multi_pipe#( parameter size = 4 )( input  clk  ,    input  rst_n , input [size-1:0] mul_a , input [size-1:0] mul_b ,     output reg [size*2-1:0] mul_out );     wir...

不晓得对不对。。。 /**  * 代码中的类名、方法名、参数名已经指定，请勿修改，直接返回方法规定的值即可  *  *   * @param a int整型 牛妹的点数  * @param b int整型 牛牛的点数  * @return int整型  *  * C语言声明定义全局变量请加上static，防止重复定义  */ #define min(a,b)&nb...

`timescale 1ns/1ns module mult(     input [3:0] A,     input [3:0] B,     output [7:0] C );     wire [7:0] C_tmp [0:3];     genvar i; &nbsp...

`timescale 1ns/1ns module clk_divider     #(parameter dividor = 5) (  input clk_in, input rst_n, output clk_out );     parameter CNT_WIDTH = $clog2(dividor);     reg [CNT_W...

`timescale 1ns/1ns module lcm#( parameter DATA_W = 8) ( input [DATA_W-1:0] A, input [DATA_W-1:0] B, input  vld_in, input rst_n, input  clk, output wire [DATA_W*2-1:0]  lcm_out, output wire  [DATA_W-1:0] mcd_out, output reg v...

`timescale 1ns/1ns module ali16( input clk, input rst_n, input d, output reg dout  ); //*************code***********//     reg rst_n_sync_r1,rst_n_sync_r2;     always@(posedge clk or negedge rs...

`timescale 1ns/1ns `timescale 1ns/1ns module add_half(    input                A   ,    input          &nbsp...

`timescale 1ns/1ns module add_half(    input                A   ,    input               ...

`timescale 1ns/1ns module det_moore(    input                clk   ,    input              &nb...

`timescale 100ps/100ps module pulse_detect( input  clka ,  input  clkb ,    input  rst_n , input sig_a , output     sig_b );     reg Sa;     always@(posedge clka o...

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16,    parameter WIDTH = 8)(  input wclk ,input wenc ,input [$clog2(DEPTH)-...