请问航天九院13所捷联系统事业部怎么样啊？我进去应该是做嵌入式FPGA设计的，想问下出差多吗？女生也要出差吗？每个月到手薪资能有多少？个人发展怎么样？感谢各位了

卡莱特有秋招交流群吗？求群号

`timescale 1ns/1ns module huawei6( input wire clk0  , input wire clk1  , input wire rst  , input wire sel , output reg clk_out ); //*************code***********// reg sel0, sel1; always@...

`timescale 1ns/1ns module huawei5( input wire clk  , input wire rst  , input wire [3:0]d , output wire valid_in , output wire dout ); //*************code***********// reg [1:0] cnt; always@(...

没通过测试。。。 `timescale 1ns/1ns module triffic_light(     input rst_n,     input clk,     input pass_request,     output wire [7:0] clock,     output reg&nb...

`timescale 1ns/1ns module game_count     ( input rst_n, //异位复位信号，低电平有效         input clk,  //时钟信号         input [9:0]money,       &n...

想参数化来着，但是感觉参数化太难写了。 `timescale 1ns/1ns module multi_pipe#( parameter size = 4 )( input  clk  ,    input  rst_n , input [size-1:0] mul_a , input [size-1:0] mul_b ,     output reg [size*2-1:0] mul_out ); wir...

`timescale 1ns/1ns module JC_counter(    input                clk ,    input                rs...

reset时需要对128个地址都复位。 `timescale 1ns/1ns module RAM_1port(     input clk,     input rst,     input enb,     input [6:0]addr,     input [3:0]w_data,   &nbs...

`timescale 1ns/1ns module count_module( input clk, input rst_n, input mode, output reg [3:0]number, output reg zero ); reg [3:0] num; always@(posedge clk or negedge rst_n) begin if(!rst_n) begin num&n...

为保证zero与number同步，需要为number增加一个时钟的延时。 `timescale 1ns/1ns module count_module( input clk, input rst_n, input set, input [3:0] set_num, output reg [3:0]number, output reg zero ); reg [3:0] num; always@(posedge clk or...

之前一直是这样写的： `timescale 1ns/1ns module odo_div_or    (     input    wire  rst ,     input    wire  clk_in,     output   wire &nbs...

`timescale 1ns/1ns module seller2( input wire clk  , input wire rst  , input wire d1 , input wire d2 , input wire sel , output reg out1, output reg out2, output reg&nbsp...

看了网友的讨论，输入信号只有半个时钟周期有效，另外半个时钟周期无效，nstate不能跟随输入信号变化，需要维持不变。所以不能写成：IDEL:   nstate = d1?S0:(d2?S1:(d3?S3:IDEL));，而应该写成：IDEL:   nstate = d1?S0:(d2?S1:(d3?S3:nstate)); `timescale 1ns/1ns module seller1( input wire clk  , input wire rst ...