`timescale 1ns/1ns /***************************************RAM*****************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk , input wenc , input [$clog2(DEPTH)-1:0] waddr, //深度对2取对数，得到地址的位宽。 input [WIDTH-1:0] ...

`timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , input [3:0] data_in , input data_en , output reg [3:0] dataout ); // 题目要求对输入的信号进行同步，需要将a时钟下的输入信号和使能信号同步到b时钟下 //所以首先需要对a时钟下的信号进行打一拍，然后对使能信号在b时钟下进行打两拍操作，因为在输出端没有使能的输出，...

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ,input rcl...

`timescale 1ns/1ns module count_module( input clk, input rst_n, input mode, output reg [3:0] number, output reg zero ); reg[3:0] num; always@(posedge clk or negedge rst_n)begin if(!rst_n) zero<=1'b0; else if(num==4'd0) zero<=1'b1; else zero<=1'b0; end always...

`timescale 1ns/1ns module count_module( input clk, input rst_n, input set, input [3:0] set_num, output reg [3:0] number, output reg zero ); // 注意：从波形图可以看到，计数器输出number延迟一个时钟周期才输出，因此需要加一个中间计数器num reg [3:0] num; always@(posedge clk or negedge rst_n)begin if(!rst_n) num<...

`timescale 1ns/1ns module count_module( input clk, input rst_n, output reg [5:0] second, output reg [5:0] minute ); always@(posedge clk or negedge rst_n )begin if(!rst_n) second<=6'd0; else if (minute==6'd60) second<=6'd0; else if(second==6'd60) second<=6'd1; else ...

`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0] write_addr, input [3:0] write_data, input read_en, input [7:0] read_addr, output reg [3:0] read_data ); //prameter parameter WIDTH = 4; parameter DEPTH = 8; reg [WIDTH-1...

`timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0] addr, input [3:0] w_data, output wire [3:0] r_data ); reg [3:0] mem [127:0]; //单端口RAM的读写使能enb-------enb=1时，...

`timescale 1ns/1ns module fsm2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter S0=5'b00001; parameter S1=5'b00010; parameter S2=5'b00100; parameter S3=5'b01000; parameter S4=5'b10000; reg [4:0] state,next_state; always@(p...

`timescale 1ns/1ns module fsm1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter S0=4'b0001; parameter S1=4'b0010; parameter S2=4'b0100; parameter S3=4'b1000; reg [3:0] state,next_state; always@(posedge clk or negedge rst)b...

`timescale 1ns/1ns module div_M_N( input wire clk_in, input wire rst, output wire clk_out ); parameter M_N = 8'd87; parameter c89 = 8'd24; // 8/9时钟切换点 parameter div_e = 5'd8; //偶数周期 parameter div_o = 5'd9; //奇数周期 reg [7:0] cyc_cnt; reg [3:0] clk_cnt; reg flag_div ; // 8/9分频标志。当d...

`timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 ); //*************占空比50%的奇数N分频(7分频) 半个周期为3.5个clk_in***********// //关键是(N-1)/2和(N-1)翻转，上升沿和下降沿分别计数 reg[2:0] cnt; reg clk_pos,clk_neg; always@(posedge clk_in or negedge r...

`timescale 1ns/1ns module seller2( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire sel , output reg out1, output reg out2, output reg out3 ); //*************code***********// parameter idle = 7'b000_0001, half = 7'b000_0010, ...

`timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); //*************状态机***********// parameter idle = 7'b000_0001, half = 7'b000_0010, one = 7'b000_0100, ...