`timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter S0=5'b000_01; parameter S1=5'b000_10; parameter S2=5'b001_00; parameter S3=5'b010_00; parameter S4=5'b100_00; reg [4:0] cur_state,next_...

`timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter S0=6'b000_001; parameter S1=6'b000_010; parameter S2=6'b000_100; parameter S3=6'b001_000; parameter S4=6'b010_000; parameter S5=6'b100_00...

`timescale 1ns/1ns // 输出是输入的倍数，只需使用移位寄存器寄存，然后计数，在相同的计数值输出结果。 module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [15:0] data_out ); // 8bit to 16bit ; 8*2==16*1 reg[1:0 ] cnt; reg[11...

`timescale 1ns/1ns // 输出是输入的倍数，只需使用移位寄存器寄存，然后计数，在相同的计数值输出结果。 module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [15:0] data_out ); // 8bit to 16bit ; 8*2==16*1 reg[1:0 ] cnt; reg[11...

`timescale 1ns/1ns //串转并的方式有很多种： //(1)单比特转多比特。这个比较容易，只需使用移位寄存器寄存，然后计数，在相同同的计数值输出结果即可。 //(2)多比特转多比特有两种可能，一种可能输出是输入的倍数，另一种可能是输出不是输入的倍数。 //(3)输出是输入的倍数，只需使用移位寄存器寄存，然后计数，在相同的计数值输出结果。 //(4)输出不是输入的倍数，使用移位寄存器寄存，找到输入和输出的最小公倍数，然后计数，在不同的计数值输出结果。 module width_8to12( input clk , input ...

`timescale 1ns/1ns //串转并的方式有很多种： //(1)单比特转多比特。这个比较容易，只需使用移位寄存器寄存，然后计数，在相同同的计数值输出结果即可。 //(2)多比特转多比特有两种可能，一种可能输出是输入的倍数，另一种可能是输出不是输入的倍数。 //(3)输出是输入的倍数，只需使用移位寄存器寄存，然后计数，在相同的计数值输出结果。 //(4)输出不是输入的倍数，使用移位寄存器寄存，找到输入和输出的最小公倍数，然后计数，在不同的计数值输出结果。 module width_24to128( input clk , input rst_...

`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [2:0] cnt; reg [5:0] data_reg; always@(posedge clk or negedge rst_n)begin if(!rst_n) r...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] b; always@(posedge clk or negedge rst_n)begin if(rst_n==1'b0) b<=9'd0; else b<={b[7:0],a}; end always@(posedge clk or negedge rst_n)begin if(rst_n==1'b0) match<=9'...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); //序列缓存对比法，则是将八个时刻的数据缓存，作为一个数组，每个时刻的输入位于数组的末尾，数组其它元素左移，把最早输入的数据移出。然后将数组和目标序列对比，如果数组和目标序列相等，则说明出现目标序列。 reg [7:0] b; always@(posedge clk or negedge rst_n) begin if(rst_n==1'b0) b<= 8'b0; else ...