yeah `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [2:0] state; reg [2:0] nxt_state; parameter zero = 0, one = 1, two = 2, three = 3, four = 4; always @(posedge clk or negedge rst_n) begin if (!rst_n) state <= ze...

修正一下题解1题解1只能判断一个序列，下一个序列会空一拍才开始存数，导致会漏存下一个序列的第一个数，进而导致错位更正为当i更新为8后，下一拍进入else直接将i更新为1，同时存入上一拍的a的值 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg a_temp; reg [7:0] store; integer i = 0; always @(posedge clk or negedge rst_n) begi...

用了8位一组缓存再判断。由于用了高位大序号[7:0] a_temp 和正序if循环 a_temp[i] <=a，a在vector里面会从低位往高位存，与题目的序列顺序刚好相反，判断的时候要注意一下条件，将序列反过来写。参考组友写法，用拼接的方式可以省下if 循环和 一个复位，详见题解2。 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg a_temp; reg [7:0] store; integer i = 0; ...

虽然有点复杂，但是实现了快速变化的a的边沿检测。思路：1. 首先用两个reg 值rise_cnt/down_cnt 记录a是否发生变化（always @（a）），一旦发生变化值为1.在clk信号到来的时候，看rise_cnt / down_cnt 的值，若其为1，则说明a经历了上升或下降，则对应输出rise/down，并更新rise_cnt / down_cnt 的值为0问题： 当a初始由 x/z 变为 0/1时 rise_cnt / down_cnt 会被更新，导致rise / down 出现错误输出修改为：2.用一个reg 值 a_temp 记录前一拍a的值, 保证当a变化时，前一拍a ...

这样会漏掉在一个周期内有上升和下降的信号，不过说a缓慢变化，那就可以忽略这种信号了 `timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg a_temp; always @(posedge clk or negedge rst_n) begin if (!rst_n) a_temp <= 0; else a_temp <= a; end always @(posedge clk or neg...

好家伙，只要初始化了rom的值，addr一变data立刻变化，不是等clk上升沿才变化的，所以data的表达式一定是个组合逻辑且不能放在always+clk里。在always 时序电路里对rom进行初始化后数值就不变了 （如果改成ram可以根据时钟写入数据，相同一个addr要在写入新数据后data才会发生变化--> data 的变化是配合时钟来的； 不同的addr 变化立刻发生--> 表现出来data未配合时钟） `timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output ...

把真值表搞出来，分别写出Q1*/Q0*/Y 的表达式。 `timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); // USE D_ff reg q1; reg q0; always @(posedge clk or negedge rst_n) begin if(!rst_n) q1 <= 0 ...

状态机还是好写的 `timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); // USE FSM reg [1:0] curr_state; reg [1:0] nxt_state; always @(posedge clk or negedge rst_n) begin if (!rst_n) cu...

根据状态机写 `timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output wire Y ); //用状态机写 reg [1:0] curr_state; reg [1:0] nxt_state; always @(posedge clk or negedge rst_n) begin if(!rst_n) ...

不知道这么写跟写两个always块，然后把组合逻辑塞进去写时序电路的区别在哪里>< `timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output wire Y ); wire q1; wire q0; wire d1; wire d0; assign d1 = A ^ q1 ^ q0; assign d0 = ...

首先将L展开为标准最小项之和的形式：L = ABC+ABC'+AB'C'+A'BC然后对比四选一选择器的输出若令B=S1, C=S0，要想满足 L 表达式，可令D的取值变化以满足输出Y与L相等。 `timescale 1ns/1ns module data_sel( input S0 , input S1 , input D0 , input D1 , input D2 , input ...

前15:8 位最优先，输出EO_1 作为后7：0 位的使能端；若EO_1为1, 则输出0+后8位的输出；若EO_1为0且GS_1 为1，说明前15：8位有输入，则输出为1+前8位的输出。 `timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); ...

真值表转化成公式一个一个写粗来 `timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); assign Y[2] = EI & (|I[7:4]); assign Y[1] = EI & ((|I[7:6]) | ...

always 里面过程赋值要用reg；连续赋值assign用wire。怎么感觉这个写得这么蠢啊hhhh `timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); reg [2:0]Y_temp; reg GS_temp; reg EO_tem...