先看1bit，1bit搞定了，nbit就串行（省面积）或者并行（省性能）sum：若进位为0--> 若AB相同 sum为0；若AB相异，sum为1--> S = C'(A^B)若进位为1--> 若AB相同 sum为1；若AB相异，sum为0--> S = C (A^B)'==》 S = C'(A^B) + C (A^B)' = C^(A^B)CO:若进位为0--> A,B同时为1才进位 --> CO = C'AB若进位为1--> A,B只要有1就进位 --> CO = C(A+B）==》CO = C'AB + C(A+B) = C'AB+CA+CB...

先考虑一位数值的比较：A==B： 同或--> Y0= ~(A^B)A<B: 首先AB不相等（异或）其次B为1 -->Y1= (A^B)&BA>B: 相似的，Y = Y2= (A^B)&A多位数值比较器：从最高位开始比较，A[n] 与B[n]，若相同，比较下一位。前m位都相同，则前m的每一位都满足Y0表达，中间用与相连 `timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B ...

错误模式：函数里面不能写generate块，反之可以题目bug：验证中没有时钟和复位信号，连续赋值写条件操作符 ？：会报错 `timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, input clk, input rst_n, output [3:0]c, output [3:0]d ); assign c = end_swp(a); assign d = end_swp(b); function [3:0] end_swp; input [3:0] d_in; integer i; for ...

为了在同一拍读取三个输入的数值，使用两次子模块比较，比较结果再用一次子模块比较；子模块的输出端口为reg。 `timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0] tmp_1; wire [7:0] tmp_2; cmpr_sml c1(clk,rst_n,a,b,tmp_1); cmpr_sml c2(clk,rst_n,a,c,tmp_2); cmpr_sml c3(...

注意：begin后面要写名字，格式为 begin：名字 （无分号）for循环里面只有一条语句也需要写beginfor ( ) 括号中的执行顺序为，第一个为i 初始值，第二个判断i是否满足条件进入for循环，所以该例子为i<8, 因为i = 7 时依然需要进入该循环执行命令。`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); genvar i; generate for (i = 0;i <8; i=i+1) b...

将cnt/d_temp/移位运算拆分成多个写注意：第一次计算d*1 时，out 并不能写为 out <= d_temp ，此时d_temp 是上一拍的值，当cnt = 0 && rst 时才将d存到d_temp 里。`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [2:0] cnt; reg [7:0] ...

基本思路：通过移位进行乘法运算，右移n位即为*(2^n)使用cnt记录d有效后进行了几次运算使用d_temp锁存有效d进行运算以cnt的数值为标志进行out、input_grant运算，在一个always里完成注意事项： 使用时序电路时，表达式右边的变量均为上一拍的取值`timescale 1ns/1ns module multi_sel( input [7:0]d, input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [10:0]...