题解 | #数据选择器实现逻辑电路#

首先将L展开为标准最小项之和的形式：L = ABC+ABC'+AB'C'+A'BC

然后对比四选一选择器的输出

若令B=S1, C=S0，要想满足 L 表达式，可令D的取值变化以满足输出Y与L相等。

`timescale 1ns/1ns

module data_sel(
   input             S0     ,
   input             S1     ,
   input             D0     ,
   input             D1     ,
   input             D2     ,
   input             D3     ,
   
   output wire        Y    
);

assign Y = ~S1 & (~S0&D0 | S0&D1) | S1&(~S0&D2 | S0&D3);
     
endmodule

module sel_exp(
   input             A     ,
   input             B     ,
   input             C     ,
   
   output wire       L            
);
   
data_sel c1(
    .S0(C),
    .S1(B),
    .D0(A),
    .D1(0),
    .D2(A),
    .D3(1),
    .Y(L) );

endmodule