`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); //独热码 parameter s0 = 4'b0001; parameter s1 = 4'b0010; parameter s2 = 4'b0100; parameter s3 = 4'b1000; reg [3:0] curr_state; reg [3:0] next_state; //计数器，有四个数所以计数到3置零； /* re...

序列检测和上一道题大差不差除了最后判断是否为序列是否为目标序列时用了按位比较法，即比较高三位和第三位其他几乎和上一题一致。 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] reg_a; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin reg_a <= 9'b1_1111_1111; end else begin reg...

题目名称：序列检测题解：就个人理解而言，输入一连串bit数，从这些bit中检测题目指出的序列。题目相对来说很好理解，解题的关键在于如何每到来一个bit，检测一次；检测顺序：前八个bit检测一次，与目标序列不一致，match输出为低；然后检测第二个到第九个共8bit，是否与目标一直，若一致，则match输出为高，若不一致，则match输出为低，然后继续检测第三个到第十个共8bit；同理以此检测下去，直到检测到与目标一致的序列，match输出为高，即二进制1。那么如何判断每个8bit数哪，最简单的方法则是使用移位拼接的方法。方法详细描述：定义一个位宽为8bit的寄存器reg_a;给定rag_a初始...

FSM；六个状态，s0,s1,s2,s3,s4,s5;一个计数器cnt，从0计数到5；状态转移条件按照题意011100决定；计数器为0时进入s0状态，计数器为5时，判断状态是否在s5，是就是想要的序列，否则不是。 /********************************************************************************************* Module Name: sequence_no Description: 检测的序列为011100 Time/Edition/Editor: 2023.4.27/v1.0/HouXin...

含有无关项的序列检测，相对于固定序列，判断时，按位判断即可满足组题意。 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] r_a; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin r_a <= 9'b1_1111_1111; end else begin r_a <= {r_a[7:0],a}; end end always@(...

边沿检测，缓存了两次在做边沿检测测试用例就过不了。唯一需要注意的就是寄存一次后，在上升沿或者下降沿到来的时候，是寄存的为低电平还是输入的为低电平。比如检测上升沿：a和reg_a都是一直为低电平，当上升沿来临时，在这个时钟周期内，a变成了高电平，所以检测上升沿就是rise = a & ~reg_a； `timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg reg_a1,reg_a2; always@(po...

单端口rom，同步rom，存好数据在rom中，比如mif文件，通过地址读取rom中的数据 `timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3:0] rom_data [7:0]; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin rom_data[0]<=4'd0; rom_data[1]<=4'd2; rom_data[2]<=4'd...

三段式FSM 第一段：把次态给现态第二段：组合逻辑，设置各个状态之间的转移条件第三段：时序逻辑，每个状态下输出问题，该题目第三段状态机用时序逻辑提示错误，仿真不对，为什么啊？ `timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg [1:0] curr_state; reg [1:0] next_state; ...

FSM的运用FSM分为摩尔型FSM和米莉型FSM；他俩啥区别啊！简单地说就是前者的输出只与此时的状态有关，后者的输出不仅与此时的状态有关还与输入有关；写FSM分为一段式，两段式，三段式，四段式。反而感觉四段式FSM更好理解呐每个状态具体干啥就得看题目要求了；最好用localparam对每个状态命好名字，表征好每个状态的特征。使代码易读。 `timescale 1ns/1ns module seq_circuit( input A , input clk , input ...

用的移位操作和拼接符，定义个无符号数，把输入通过移位和拼接转为无符号的数后再比较。 `timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B output wire Y1 , //A=B output wire Y0 //A<B ); wire [4:0]x,y; reg r_Y2; reg r_Y1; reg r_Y0; assi...

这是一个新函数，之前没用过，函数名为function具体用法如下function 返回值的类型和位数 函数名称 定义数据的类型；begin 实现的功能...；endendfunction `timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d ); function [3:0] rev; input [3:0] data; begin rev [0] = data[3]; rev [1] = data[2...

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0] u,v; test u1( .clk(clk), .rst_n(rst_n), .a(a), .b(b), .d(u) ); test u2( .clk(clk), .rst_n(rst_n), .a(a), .b(c), .d(v) ); test u3( .clk(clk), .rst_n...

无符号数的加减 `timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output reg [8:0]c ); always@(posedge clk or negedge rst_n) if(!rst_n)begin c <= 9'd0; end else if(a > b)begin c = a - b; end else c = b - a; endmodule

有符号数的操作 `timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a,//有符号数的定义 input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); always@(posedge clk or negedge rst_n) if(!rst_n)begin c <= 9'd0; end else begin case(select) 2'd0:begin c <...