题号 | 题目 | 提交时间 | 状态 | 运行时间 | 占用内存 | 使用语言 | 题解 |
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VL13 |
优先编码器电路①
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2023-09-10
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答案正确
| < 1ms | 0K | Verilog | |
VL36 |
状态机-重叠序列检测
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2023-08-23
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答案正确
| < 1ms | 0K | Verilog | |
VL35 |
状态机-非重叠的序列检测
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2023-08-23
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答案正确
| < 1ms | 0K | Verilog | |
VL35 |
状态机-非重叠的序列检测
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2023-08-23
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答案正确
| < 1ms | 0K | Verilog | |
VL40 |
占空比50%的奇数分频
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2023-08-23
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答案正确
| < 1ms | 0K | Verilog | |
VL24 |
边沿检测
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2023-08-23
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答案正确
| < 1ms | 0K | Verilog | |
VL24 |
边沿检测
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2023-08-23
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答案正确
| < 1ms | 0K | Verilog | |
VL23 |
ROM的简单实现
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2023-08-23
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答案正确
| < 1ms | 0K | Verilog | |
VL22 |
根据状态转移图实现时序电路
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2023-08-23
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答案正确
| < 1ms | 0K | Verilog | |
VL21 |
根据状态转移表实现时序电路
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2023-08-23
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答案正确
| < 1ms | 0K | Verilog | |
VL21 |
根据状态转移表实现时序电路
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2023-08-23
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答案正确
| < 1ms | 0K | Verilog | |
VL10 |
使用函数实现数据大小端转换
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2023-08-04
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答案正确
| < 1ms | 0K | Verilog | |
VL10 |
使用函数实现数据大小端转换
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2023-08-04
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答案正确
| < 1ms | 0K | Verilog | |
VL9 |
使用子模块实现三输入数的大小比较
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2023-08-04
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答案正确
| < 1ms | 0K | Verilog | |
VL9 |
使用子模块实现三输入数的大小比较
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2023-08-04
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答案正确
| < 1ms | 0K | Verilog | |
VL9 |
使用子模块实现三输入数的大小比较
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2023-08-04
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答案正确
| < 1ms | 0K | Verilog | |
VL8 |
使用generate…for语句简化代码
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2023-08-04
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答案正确
| < 1ms | 0K | Verilog | |
VL7 |
求两个数的差值
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2023-08-04
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答案正确
| < 1ms | 0K | Verilog | |
VL6 |
多功能数据处理器
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2023-08-04
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答案正确
| < 1ms | 0K | Verilog | |
VL5 |
位拆分与运算
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2023-08-04
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答案正确
| < 1ms | 0K | Verilog |
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